基于实时计算的雷达波形发生器

杜秋娟

摘 要：在现代战争中，战场的环境变得越来越复杂，为了保证信息传输的安全性，需要使用低截获雷达来发射复杂的雷达波形，避免信息被敌人截取。对于原有的雷达波形发生器，主要使用的是专用的DDS芯片，其工作频率较低并且使用起来较为笨重，不能够适应未来战争的实际需求。针对这种情况，本文提出了一种通用高速DA加FPGA的波形发生器架构，对几种常见的低截获波形进行介绍，通过使用FPGA实时计算波形参数的方法，能够产生需要的雷达波形，能够满足应用要求，对提高未来战场的适应性有一定帮助。

关键词：雷达波形;发生器;实时计算

0引言

为了能够适应未来更加复杂的战场环境，雷达相关技术在不断的发展，干扰技术与抗干扰技术在互相对抗的过程中共同进步。数字射频存储技术（DRFM）作为新技术，能够对雷达的发射波形进行较为快速的接收、存储以及转发，从而能够实现较为有效的欺骗。为了能够对这种干扰进行抵抗，低截获频率雷达需要发射不同类型的复杂波形，使目标检测以及识别的概率可以得到提升，并且避免被敌方截获检测、

直接数字频率合成器（DDS）使用的是数字化的方法对不同类型的波形进行合成，分辨率较高并且使用较为灵活。传统的雷达波形主要使用的是专用DDS芯片来进行工作，但实际性能受芯片参数较大影响，不能够满足新型复杂波形的应用需求。而高速DA加FPGA实现DDS功能的架构在编程能力上更加突出，应用的灵活性更好，应用性变得越来越广。

本文所提出的雷达波形发生器是以实时计算为基础，使用的是FPGA芯片，以及AD9129射频数模转换器。在FPGA的内部进行实时计算，按照输入的波形参数能够较为灵活的生成不同类型的复杂雷达波形，确保存储资源的合理利用。

1波形设计

1.1线性调频波形

在雷达系统中，较多的波形之一是线性调频信号，这种波形对多普勒频移并不敏感，同时具有低截获的水平，复信号的形式为：

式中：T—脉冲宽度，f0—载波频率，k—线性调斜频率。

DDS在进行波形发射时，通常取实部当做实信号来使用，通过求导相位从而获得频率：

f（t）=f0+kt

普通正弦波的频率数值是固定的，但线性调频信号的频率值则是呈线性变化的状态，并且相位随频率也进行相应的变化。所以在使用DDS时，必须采用频率累加器以及相位累加器。频率累加器需要对初始的频率进行设置，之后每个时钟周期累加K对应的频率控制字。频率累加器的输出进到相位累加器继续进行累加，累加完成的结果中高位的送到相位幅度转换器中进行查表，表格中的内容还是正弦波的数值。因为线性调频信号的相位为t的二次多项式，如果相位表达式是阶数较高的多项式时，使用同样的方法，借助多级累加器从而完成复杂波形的输出。

DDS的频率设定为2GHz，将线性调频信号的载波频率设定为500MHz，时宽取10μs，带宽定为60MHz，将调斜频率定位正数。

1.2巴克码波形

雷达波形能够分成调相波形和调频波形，常用的调频波形有步进频率信号等，调相波形则包括二相以及多相编码信号等，相位较为离散，并且不会被轻易截获。二相编码中巴克码是常用的一种，巴克码最长能够达到13位，而以13为巴克码为基础的二相编码脉冲信号的复包络为：

式中：un是相位的编码（+1，-1），Tb是子脉冲的宽度。把一个脉冲分成13个子脉冲，利用巴克码对固定的载频进行相应的调制，最终获得巴克码调制脉冲串。

DDS的频率设定为2GHz，将载波频率设定为500MHz，子脉冲的宽度设定为50ns，总脉宽设定为13μs。

FPGA在工作时，利用计数器对不同子脉冲输出的时序进行控制，频率控制字根据载波频率进行相应的设置，累加器输出后进行查表获得相应的幅度结果，之后根据子脉冲所对应的相位编码进行对应的调制。

1.3抗DRFM干扰波形

在确保雷达的探测性能能够达到要求时，还需要尽量避免被敌方信号干扰。原有的雷达波形在形式上比较固定，如果对方利用DRFM技术，容易被存储转发进而进行干扰，因此对雷达波形的灵活性提出了较高的要求，确保对方不能够对信号进行识别，或者就算识别了也不能够进行干扰。

SVLFM是一种抵抗DRFM技术的变斜率线性调频信号，这种信号基于LFM信号，在每个脉冲重复周期中添加一个己方知道的随机相位扰动。SVLFM信号具有较好自相关特性，订单互相关特性比较差，从而导致干扰信号和回波信号不能够进行匹配，进而达到抗干扰的目标。

式中：γm是己方所知的随机数，当加入随机相位扰动后，线性调斜频率从k变成k+γm，一般γm的绝对值需要低于k。并且因为线性调斜频率出现了改变，为了确保带宽不会出现波动，在发射信号时必须按一定比例进行相应的调整。FPGA在使用時，使用相位累加器在进行计算的过程中加入相应的相位扰动便能够满足要求，利用线性反馈移位寄存器能够生成相应的伪随机数。

2发生器的设计

使用AD9129射频数模转换器当作DA的芯片，位宽是14位，有基带以及混频等多种模式，从而能够适用于多种频段，所支持的射频合成频率最多能够达到4.2GHz，能够应用在雷达系统中。

本文设计的雷达波形发生器使用的频率为2GHz，按照输入的参数得到雷达波形的幅度数据，每个250MHz时钟周期把并行的8个采样点，一共112bit数据存到FIFO缓存中。将所需的数据从FIFO中读出，之后按照高位和低位，把数据分成4组。每组数据截取到1bit的数据，之后送到OSERDESE2，并完成4：1的并串转换，一共28路。为了能够满足GHz级的高速数据转换，选择的射频数模转换器提供了源同步LVDS接口，具有有P0和P1数据接口，每个接口都是14bit差分接口。采用这种FPGA的接口速度能够降到DA时钟速率的二分之一，从而大大减小了设计的难度。28路OSERDESE2的输出分厂上下两组，具体对应的是P0接口与P1接口，送到28个OBUFDS完成单端到差分的转换。在时钟上，射频数模信号需要输出DCO时钟当做数据源提供时钟，FPGA要向AD9129输出DCI时钟，从而完成接口的数据同步，这两个都是DA时钟速率的四分之一。除此之外，AD9129利用串行的外设接口实现寄存器的读写，能够对DA工作模式以及幅度等相关参数进行配置。最后AD9129把数模转换的结果送到低通滤波器完成相应的输出。

3结语

本文设计的雷达波形发生器是基于实时计算完成的，采用的是高速DA加FPGA的架构，将FPGA编程灵活的特性充分的发挥了出来。能够产生时宽加大以及带宽较大的多种复杂波形，并且经过相关试验进行验证，其性能的稳定以及可靠的。