基于信号完整性的板间互连设计

张玉铃，王淑娟

[摘    要]在由现场可更换模块组成的电子设备中，board to board互连的信号完整性问题举足轻重。基于信号完整性，搭建互连链路，进行SRIO总线传输，速率10.3125 Gbps，经由两组连接器及20 inch的有损传输线，对信号质量指标进行核算，对全链路进行仿真验证。

[关键词]信号完整性;SRIO;链路损耗

[中图分类号]TP368.1 [文献标志码]A [文章编号]2095–6487（2021）12–00–02

Design of Interconnection between Boards Based on Signal Integrity

Zhang Yu-ling，Wang Shu-juan

[Abstract]In the electronic equipment composed of field replaceable modules， the signal integrity of board to board interconnection is very important. Based on the signal integrity， the interconnection link is built for sRIO bus transmission at the rate of 10.3125 gbps. The signal quality index is calculated through two groups of connectors and 20 Inch lossy transmission line， and the whole link is simulated and verified.

[Keywords]signal integrity; SRIO; link loss

现场可更换模块是系统安装上和功能上相对独立的各类通用单元的总称，具有标准的尺寸和接口，将传统的三级维护简化为二级维护。随着现场可更换模块的普遍应用和高速串行总线对并行总线的取代，通信速率日益提升，总线的应用也从chip to chip拓展至board to board，在此应用层级上的信号完整性问题，直接制约了构成设备的各模块之间的交互，是模块间通信的核心技术所在。

1 链路架构

设计目标为基于ASAAC架构的SRIO总线链路，单通道最高速率为10.3125 Gbps。SRIO总线是目前高性能嵌入式系统最常用的系统总线之一，可实现board to board互连，速率支持5 Gbps、6.25 Gbps、10.3125 Gbps，信号上升沿达ps级别。选取包含处理器的子板1、子板2及背板组成的链路，进行SRIO总线互连，如图1所示。

1.1 处理器

选取数字信号处理器负责数据的接收、比特译码和解串降速。根据资源的使用情况，选取XC7K325T-2FFG900I，为Xilinx公司的FPGA器件，特性参数如下：

326 080个逻辑单元，16 020Kb RAM，10个Bank，16通道高速GTX，速率最高可达12.5 Gbps，500个user I/O。

1.2 连接器

针对目标10.3125Gbps SRIO设计，选用LRMT1-A288-B288-T1、LRMT1-A288-B288-Z1连接器。插头采用不同种类的金手指印制板接触件，插座采用弹性插孔接触件，结构如图2所示。

2 信号完整性指标分配

整条链路可以分为3个部分：发送端、传输通道以及接收端。发送端和接收端包含发送芯片、接收芯片以及通信相关的外围器件，如信号耦合电容等。传输通道包含有损传输线、过孔、连接器等，共同形成一条长度20 inch的阻抗控制傳输线。

2.1 SRIO协议指标

为了实现数据的正常通信，SRIO规范中对发送端信号、接收端信号以及传输通道的损耗都有非常严格的指标要求。

根据IEEE 802.3-2012 Section 69B.4.3，整个链路总的插入损耗Insertion Loss（IL）为：

IL（f）≤ILmax（f）=Amax（f）+0.8+2.0×10-10f for fmin≤f≤f2

（1）

IL（f）≤ILmax（f）=Amax（f）+0.8+2.0×10-10f2+1×10-8（f-f2）

for f2 <f≤fmax （2）

其中各频率值见表1。

其中，Amax（f）根据IEEE 802.3-2012 Section 69B.4.2为：

Amax（f）=20log10（e）×（b1√f+b2f+b3f2+b4f3） for f1≤f≤f2

（3）

其中各系数见表2。

2.2 驱动端

处理器驱动端输出差分信号。理想情况下，两个信号边沿对齐、翻转方向相反。实际上，晶体管的开启与关断需要时间，信号以一定的上升沿来跳变。差分对的单端峰值电压摆幅为500 mVpp，差分输出电压范围在500～-500 mV，峰峰差分电压为1000 mVppd。

2.3 传输线

在高速信号传输过程中，串扰、反射、导线与介质损耗都会造成信号的畸变与衰减。串扰受线间距影响较大，合理设置走线间距可以有效降低串扰水平。反射主要由阻抗突变引起，要降低信号反射，需要对通道各部分进行严格的阻抗控制设计。

损耗包含导线损耗和介质材料损耗，导线损耗与线阻成正比，相同介质条件下受走线宽度影响较大;介质损耗会随着频率的增加而迅速上升。因此，频率较高时，介质损耗处于主导地位，选择合适的绝缘介质十分重要。

选取松下M6材料，介电常数3.6，損耗系数0.002，线宽5 mil间距7 mil的带状线设计，仿真在10 G速率下，10 inch传输线插入损耗约为3.6 dB@5 GHz。

2.4 焊盘

传输通道上包含至少4组焊盘，当数据速率达到10.3125 Gbps时，焊盘的阻抗突变与损耗特性会对通道的传输性能产生重大影响。

残桩（Stub）是设计中需要考虑的关键因素，“短桩”长度越长，谐振频率点的频率越低，引起的插入损耗越大，越容易影响高速背板产品的传输性能。在保证连接器和背板有效压合的前提下，通过背钻技术，减小“短桩”长度，从而减少了背板过孔的天线辐射效应，降低插入损耗。

2.5 连接器

LRMT1-A288-B288-T1、LRMT1-A288-B288-Z1连接器插头采用不同种类的金手指印制板接触件，插座采用弹性插孔接触件，对连接器结构建模仿真得到连接器插入损耗约为-1.5 dB@5 GHz。

3 全链路仿真

对全链路（线长约20 inch）进行仿真，得出插入损耗如图3所示 。

图中插损为-11.2dB，大于SRIO规范中所要求的Insert Loss≥-21 dB;回损为-7.48 dB，优于SRIO规范中所要求的-5 dB。眼图仿真结果如图4所示。

图4中眼高为101 mV，大于SRIO规范中所要求的Vdiff≥42.5 mV。

4 总结

随着半导体工艺的不断发展，高速互连通信的发展也是日新月异，高速传输技术将会得到进一步提高。本文给出的基于ASAAC结构的SRIO总线传输链路，采用标准化设计，可以在一定程度上满足通用化需求。通过对链路指标的分解，可以指导board to board互连链路的信号完整性设计。

参考文献

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