半导体器件与集成电路的ESD防护技术研究与实现

吴贵阳

摘要：本次研究对半导体器件模式、主要测试方法加以刍议，对半导体器件、集成电路ESD防护技术的实现对策进行探讨，旨在为实现半导体器件、集成电路ESD防护技术实现奠定坚实基础。

关键词：半导体器件;集成电路;ESD防护技术

当前，半导体器件趋于轻薄化的方向发展，所以对于电子元器件的要求不断提高，采用智能终端半导体器件，直接关系到整个系统运行效果、安全，因而需要合理运用半导体器件、集成电路ESD防护技术处理。

一、半导体器件模式、主要测试方法刍议

（一）ESD基本模式

对不同条件ESD事件评估，将ESD事件划分成人体放电、机器放电、充电器件和电场感应几个模式。（1）人体放电模式HBM为带电人体于接地器件静电放电的模式，可在描述人体不同原因累积静电电荷后，人体会在和半导体器件接触的过程，致使所带静电电荷通过器件某引脚进到器件的内部。在此之后，通过接地引脚流出，为人体模式放电的基本過程。人体放电模型静电放电时间比较短，会在短时间内释放较大电流，如此一来过大电流会将器件内部半导体芯片烧毁。如果为民用器件静电等级最大电流为1.25A，当前比较常用人体放电模式，可以应用100pF电容、1.5KΩ电阻，模拟人体器件放电等效电容、电阻情况[1]。（2）电场感应模式FIM、充电器件模式，能模拟器件内部积累电荷向外放电，该种模式能够很好的模拟器件带电原因，在器件通过电场的过程内部，经不同原因感应电荷，部分正电荷/负电荷经引脚释放，器件离开电场后电荷能够保留在器件的内部，保持带电状态的同时器件、地间形成通路，此时电荷则会通过引脚所释放。

（二）ESD主要测试方法

为促使出厂半导体器件具备抗静电方面能力，器件在进入市场前需进行ESD测试，应用器件因静电放电带电荷类型为正电荷/负电荷，因而无法保证冲击方向的一致性，建议在器件静电测试的过程对所有引出端口，作以各个方向静电冲击方面测试，（1）器件整体测试法，属于传统器件ESD能力评估的手段，器件静电测试前应对器件引出端口分组，器件全部输入/输出I/O端口为一组、器件电源端一组、器件接地端一组。分组后结合器件相关参数特性测试所有端口，部分器件测试端口I-V特性即可，同时做好器件ESD测试数据记录工作[2]。在此之后，对所有端口正反方向静电冲击数次、端口参数测试，明确相关器件参数有无变化。需要注意事项：器件属于整体若任何一个端口静电冲击未成功，均无法确保器件的功能。（2）器件单元测试法，可对ESD器件二次电流特性评估，客观评判器件保护结构ESD能力。借助TLP测试方法的作用，能够减少ESD设计验证的时间，使用脉冲宽度50～200纳秒短脉冲，对静电保护结构I-V测试，该种方法应用阻抗恒定传输线、传输幅度恒定方波信号，输入器件端口中并对器件I-V特性监测。因I-V特性曲线可检出器件触发电压、电流，所以能对器件关键参数监测，并对器件制造工艺、抗静电保护结构设计开发等加以指导。这种方法为在晶圆片上施行，不需对器件封装后ESD性能评估，就可以在开发阶段较短时间内完成测试，如此一来利于减少器件开发的时间，不足：TLP测试结果无法准确反映器件抗静电方面能力，需实行封装处理后测试，以此提高测试结果的准确性。

二、半导体器件、集成电路ESD防护技术的实现对策探讨

（一）ESD防护现状研究

静电放电，应对半导体器件危害认识后，加强对器件静电保护的研究，发现静电保护、半导体工艺技术发展联系紧密，半导体技术可朝着摩尔定律极限的方向发展，对相应工艺ESD保护结构提出了明确要求。与此同时，应用以往容易加工产品因场合变化、要求提高，所以对于产品抗静电能力的要求越来越多，为更好的适应则应对国内、外半导体生产厂家、科研院所半导体ESD加以研究。

（二）ESD防护要点

首先，器件抗静电能力无法达到相关标准，应在基础上增加静电保护模块，提供ESD电路通路，防止ESD放电的过程电流进到器件/被保护电路内部，可在器件I/O端口设置到电源/地的电流通道，使得电流通过这一通道流出，避免进到器件内部。器件I/O端口前布设低电压箝位器，静电脉冲高电压进到器件间会受到一定限制，无法规避发生保护器件内部结构受到高电压冲击影响的情况。ESD保护模块应对器件内部结构加以保护，能够有效避免受到ESD冲击。二极管因结构简单、参数易于控制，因此在ESD防护中被广泛应用，正反向特性有所差异，在ESD防护中的作用比较同样存在一定区别，二极管正向导通电压0.7V，若为肖特基二极管约为0.3V，正向导通到导通电压比较低，同时低暗流承受能力较强，故此保护结构中多会使用正向二极管结构对单元加以保护[3]。为实现合理箝位电压的效果，建议将数个正向二极管串联，电压值为二极管正向电压相加总和。和正向二极管低导通电压、大电流能力进行比较，二极管反向击穿电压非常高，多在8V左右且反向承受电流比较小。其次，双极型器件可靠性设计的过程，ESD保护能使用Vces箝位，这一结构应用的为NPN集电结穿箝位正向ESD瞬变ESD电路，结构击穿电压的同时能承受2kV HBM、200V MM ESD冲击，双极器件发射区面积能实行保护，便于提供更高级别的保护，过大版图面积则易引入电容，对器件构成不利的影响，因而在控制发射区面积时需确保器件ESD保护方面的能力。

结语：

半导体器件制造、测试、封装等，均直接关系到电子产品的整体质量，当前静电放电得到社会各界所关注，为确保器件的可靠性需对半导体器件、集成电路ESD防护技术深入研究。

参考文献

[1]山东电子信息行业综合服务平台."芯思维—新动能"发展论坛暨山东电子学会半导体器件与集成电路专委会换届会议成功举办[J].信息技术与信息化，2018，000（008）：1-2.

[2]苏庆，苗彬彬.LDMOS器件ESD保护能力的一种优化结构[J].集成电路应用，2018，035（008）：41-44.

[3]肖家木，乔明，齐钊，etal.用于高压ESD防护的高维持电流SCR器件[J].电子与封装，2019，019（005）：45-48.