CMOS集成电路ESD保护技术分析

摘 要 互补金属氧化物半导体（CMOS）集成电路内部器件缩放技术使其面临严重静电放电（ESD）威胁，当前采用静电放电保护电路，实际能力有限。本文先分析了静电放电保护器件工作特性与相关参数，随后，着重探讨了互补金属氧化物半导体集成电路静电放电保护技术设计、优化，根据测试结果判断应用效果。

关键词 集成电路;静电放电;保护技术

引言

伴随我国集成电路制造工艺技术水平的提升，集成电路发展水平显著提高，且推动其朝向高速率、低能耗与多功能方向发展。但在芯片性能提高的同时，也存在互补金属氧化物半导体绝缘层变薄的情况，使电路整体抗压能力下降，因此，加强集成电路的静电放电保护管理和技术优化，成为一项重点内容。

1ESD保护器件工作特性与参数

1.1 工作原理

静电放电保护装置以两种方式工作。即，提供低电阻排放通道切换静电放电电流，绕过检测能量以防止受保护电路损坏。同时抑制暂时静电放电电压的急剧上升，在受保护的电路工作电压附近钳制针电压。利用多层可变电阻、二极管阵列、金属氧化物半导体场效应电晶体、聚合物抑制器、硅等保护装置进行静电放电保护设计是电子产品抗静电放电设计的一般方法。金属氧化物半导体电晶体是最常用的静电放电保护装置。使用保护装置从主破坏区域发射静电放电电流，保护装置在主破坏区域保持完好。但是，这种限制具有二次破坏特性。保护装置因电压或电流过多而进入二级破坏区域时，会发生永久性损坏[1]。

1.2 工作参数

通过传输线脉冲技术获得的特性图显示的曲线反映电压的猝灭现象，测量静电放电保护程序等级的参数。静电放电保护程序的优势决定何时打开静电放电保护程序。是二次断点。静电放电电压额定值由通过二次制动电流保持电压的大小，提供低电阻电流排出路径。同时，强电场、高电流、瞬时短脉冲要求保护装置具有很快的限制响应时间。二次击穿电压和限制反应时间等都是表示静电放电保护装置防静电功能的特征参数

2CMOS集成电路ESD保护技术

2.1 保护设计

在抗静电放电保护措施中，最为有效同时也是最重要的方法是将静电保护电路结构添加到已有的集成电路中。静电保护机制主要功能在于发生静电故障时，可以有效释放系统内的静电，以免对其他设备内部工作电路产生影响。实际上，有效静电防护结构设计是一项长期发展过程，而且其抗静电放电能力需要在良好保护中不断被优化和改进。当系统出现了静电放电冲击时，静电放电保护电路需要建立能立即释放静电能量的通路，并且保护电路本身要有承受高电流的能力。所以，保护电路需要有较低击穿电压或者高触发速度，形成低电阻路径，并均匀释放静电放电能量[2]。

在进行设计中，要在电路附近提供稳定电压箱，以此实现输入设备的保护并方式高压进入到电网，对输入端子和栅极造成破坏。静电放电保护电路是专用的集成电路，能为静电放电提供稳定电流路径，防止在放电期间因为静电电流流入系统内部引起电流损坏。输出端中，最大输出级中大型器件往往被单独使用作为静电放电的保护器件。随着芯片尺寸变大，围绕芯片的电源电缆会相应变长，而且寄生电容电阻效应也会变得更明显。但线路布局对电源线造成寄生电容电阻效应时，会引发静电放电保护电流。此时，没有放电的线路电流可以通过电源线直接进入到系统内部，电路内部布局一般采用最小尺寸，所以不需要考虑整体布局。

2.2 技术优化

方案中的所有输入输出必须使用网格组合结构，网格组合结构必须由存器单元连接到一个电阻-电容网络。使用电容严重影响输入输出的响应速度，增加信号升降时间，减少系统运行频率，增加外部电路负载。此外，数字化电路本身需要携带的电流大，需要大面积的金属布线。为了克服此方案中的多种问题，提出了改进的电源总线静电放电拓扑结构。

（1）由于数字化电路没有直接连接到缓存单元，这一电路电位不确定，金属容易积累电荷，为了避免布局布线困难的问题，引入地线替换数字化回路。

（2）为了减少对地面线的侵犯，每个组必须相对独立，同时还要有更好的静电放电通道。此时，假设地线l和地线2分别是数字和模拟地，就不会像两个方案中那样直接结合，可以保证整个地电的一致性，减少其他电之间的侵犯。

（3）输入输出作为每组电源的静电放电设计。直接连接到地线回路。提供足够的通道以排出电流，對内部电路保护有很好的影响。

2.3 测试分析

为验证此次研究中提到的新型静电放电保护电路性能，本文采用SMIC互补金属氧化物半导体工艺技术，进行了流片测试。测试中使用的电路芯片面积为9μm?，与原本应用的相同尺寸金属氧化物半导体管相比，有效电路芯片所占面积减小了5μm?。

在进行测试的过程中，先选择静电放电保护电路与接地保护电路抗静电放电能力进行对比。将测试电流调整为9A，如果测试的过程中，出现了器件漏电情况，可以增加1.2mA，并在此时关注是否有二次击穿问题出现。通过比对测试结果能发现，新型静电放电保护电路与原本接地保护电路相比，有更显著的低电压优势，二次击穿电压比接地保护电路增加了90%，抗静电放电的能力明显提高。证明了新型保护电路开启电压比二次击穿电压更低，从而可以有效地保护电路安全稳定工作。

测试的过程中同时还发现，新型静电放电保护电路有两条回路，能同时对静电电荷进行泄放，相同电压条件下，拥有更稳定、更大的电流。但是，因为其两条泄放回路均为沟道泄放，所以负微分区相对于接地保护电路而言并不明显。

3结束语

综上所述，基于集成电路芯片静电放电保护工作原理，设计新型保护电路运行模式，并成功进行流片检验测试，得到的结果证明新型技术有更强大的抗静电放电能力，且占用面积明显缩减，可以为系统提供更稳定、可靠的保护。

参考文献

[1] 赵柳.基于0.6μmCMOS工艺ESD保护器件研究[D].成都：电子科技大学，2017.

[2] 薛继卓.IC设计中的ESD保护技术研究[J].大科技，2020（8）：218-219.

作者简介

杨伟（1989-），男，四川省遂宁人;毕业院校：南昌大学，学历：本科，职称：中级工程师，现就职单位：成都华微电子科技有限公司，研究方向：集成电路。