机载雷达数据记录仪设计及关键技术研究

摘 要： 设计了一款新型机载雷达数据记录仪。为了使记录仪在满足技术指标的前提下，尽量降低功率、减轻重量，满足机载环境使用需求，并保证一定通用性，因而记录仪硬件基于PCIe交换架构，采用通用处理器作为主控、FPGA作为协处理器实现高速串行数据接口的设计。软件应用了一种基于通用文件系统的数据点对点传输方式，记录数据可不经过处理器而直接由PCIe交换芯片进入存储体。记录仪实测在记录速度为2.16 GB/s时的功耗为73.5 W，达到了设计目标。目前此记录仪已完成高低温工作、振动等环境试验，并交付客户使用。

关键词： 机载; 雷达数据; 记录仪; 通用文件系统; 点对点传输

中图分类号： TP391 文献标志码： A

Design and Research on Airborne Radar Data Recorder and Its Key Technology

WANG Xu

（Shanghai Ruizhijishu Electronics Co. Ltd.， Shanghai 201803， China）

Abstract： A new type of airborne radar data recorder is designed. In order to reduce the power and weight of the recorder， meet the requirements of the airborne environment， and ensure the universality， the hardware of the recorder is based on the PCIe exchange architecture， the general processor is used as the main control and FPGA as the coprocessor to realize high-speed serial data interface. The software used a new method of peer to peer data transfer which is widely used in common file systems. By this method， data would be transferred bypass CPU and directly storaged. When the recording speed is 2.16 GB/s， the power consumption of the recorder is 73.5 W， which achieves the design goal. At present， the data recorder has completed environmental tests such as high and low temperature， work and vibration， and has been delivered to customers for use.

Key words： airborne; radar data; recorder; common file systems; peer to peer transfer

0 引言

为了更好的对雷达信号处理算法进行分析、优化，就需要实时记录雷达工作时的原始中频数据。当今随着雷达前端AD信号采样率不断提升，原始中频数据达到1 GB/s以上的速率[1-4]。但受限于机载环境空间与供电的局限性，要求机载电子设备具有小尺寸、轻重量、低功耗的特点[5];但要实现足够高的数据记录速度、足够大的存储容量，就对记录设备的处理能力、功耗与体积都有一定要求，这将与机载设备的期望产生矛盾。本文根据某型号机载雷达数据记录仪要求，基于两项记录关键技术以及整体系统设计优化，设计了一款新型数据记录仪，在满足功耗小于80 W、重量小于5 KG以及机载工作环境适应性的前提下，实现了2 GB/s的记录速度、以及最大12TB的存储容量的性能指标，很好的解决了上述需求与实际产品性能之间的矛盾。

1 系统总体设计

数据记录仪系统基于PCIe交换架构构建，选用通用PowerPC处理器作为系统的主控器;选用Xilinx FPGA芯片实现记录数据的专用高速串行总线接口;存储体选用通用的NVME SSD组成存储阵列。其中，由FPGA扩展的专用高速数据总线接口以及NVME SSD均以PCIe端点设备的形式经PCIe交换芯片接入处理器，并由处理器进行统一控制。

数据记录仪硬件设计时受限于设备外形尺寸的限制，并且在设备结构设计时需要考虑散热、重量、装配、机载电子设备环境适应性以及电磁兼容性等多方面因素，因此记录仪硬件设计时，要配合结构设计的需求，将各个功能单元拆分到不同模块上，同时在PCB布局设计时，也要遵循结构设计的要求。

本文经各方面因素的综合考虑，将设备硬件划分为四个模块，分别是主控模块、电源接口模块、盘模块以及背板。系统总体架构及互联框图如图1所示。

主控模块主要由CPU、FPGA、PCIe交换以及光模块等器件组成，是设备的核心部件，完成设备的所有控制、外部接口转换以及设备内部PCIe端口扩展功能。电源接口模块实现了机内28 V电源到设备12 V电源的隔离及转换，同时为盘模块提供3.3 V電源供电及接口;盘模块是由6个M.2 2280尺寸的NVME接口组成，最大可装6个存储体，单个存储体容量为2TB，最大容量为12TB;盘模块结构采用快拆设计，在机上供电不方便的情况下，可以将存储体单独拔出以

便到地面导出记录数据。背板主要用于安装主控模块及电源接口模块，并提供接口互连载体。

2 FPGA设计

FPGA部分主要实现了RapidIO接口、万兆网络接口、DDR3控制器;其中RapidIO接口以及万兆网络接口作为PCIe端点设备，分别实现了记录回放数据通道与导出数据通道;DDR3控制器外扩DDR3内存颗粒，用于缓冲记录回放数据。功能框图如图2所示。

机载雷达原始中频数据由串行RapidIO接口进入数据记录仪，采用NWRITE事务格式[6]传输。数据经FPGA实现的RapidIO接口模块接收后，按照自定义格式打包成数据帧，再写入到DDR3缓冲区内。打包时添加帧头、帧尾、时戳、校验和等信息，在回放、分析时，可以根据这些信息按时序还原出原始数据流。

3 软件设计

数据记录仪软件可分为系统软件与控制界面软件两部分。控制界面软件可部署在显控台上，通过千兆网络命令控制记录仪工作并获取状态。系统软件采用分层设计，框图如图3所示。

设备上电启动后，处理器引导程序加载操作系统;操作系统启动过程中会完成对存储阵列、RapidIO接口、万兆网络等设备的初始化;接着启动通用软件层的服务程序;最后启动应用软件层的服务程序，并等待界面控制软件连接并发起设备操作。应用软件启动时，也可以根据配置文件信息，直接进入记录状态，当检测到RapidIO接口有数据时自动记录。记录数据以文件方式存储在存储阵列中;在记录数据的同时，会将记录的开始时间、结束时间、通道号、存储位置等信息存储到数据库中，在需要回放或导出数据时，可以根据时间、通道等条件快速筛选所需的数据。

控制界面软件在成功连接到数据记录仪后，主要有数据采集、文件列表两个页面。数据采集页面包含记录启停控制、记录状态显示、设备状态信息显示等功能;文件列表界面可以显示记录数据信息，并可根据条件筛选出相应数据用于导出、回放、二进制预览等操作。

4 关键技术研究与实现

4.1 高带宽数据记录技术

要实现高带宽的记录，需要硬件与软件设计相互配合，任何一个环节存在瓶颈，均会影响整体记录性能。数据记录仪记录时的数据流如图4所示。

数据接口硬件设计为两路4通道的光纤通路，单通道速率为5 Gpbs，按RapidIO协议传输;由于RapidIO协议采用8/10B[6]编码方式，因此单路数据接口理论最大带宽为5*4*8/10/8=2 GB/s，两路总的理论最大带宽为2*2=4 GB/s，远大于2 GB/s的记录指标要求。

数据进入FPGA后，经FPGA内部AXI总线，到FPGA外扩的DDR3内存中。FPGA内部AXI总线采用256 bit， 时钟频率200 MB设计，可提供的理论带宽为200*256/8/1 000=6.4 GB/s;DDR3内存控制器采用64 bit，时钟频率800 MB设计，可提供的理论带宽为800*64*2/8/1 000=12.8 GB/s，远大于记录时读写方向均为2 GB/s，即总带宽为2*2=4 GB/s的要求。

最后数据在处理器的控制下，由FPGA外扩的DDR3内存直接以“大块写”的方式写入磁盘阵列中，而不需要再次进入处理器自身的内存，这样数据记录最后的路径就是FPGA端口到PCIe交换芯片再到NVME SSD的接口;FPGA与交换芯片之间硬件设计为通过PCIe3.0，8通道总线互连，PCIe3.0采用128/130B[7]编码，理论带宽为8*128/130*8/8=7.88 GB/s，远高于数据传输需求;而单个NVME SSD到交换芯片硬件设计为2通道的PCIe3.0总线，理论带宽为8*128/130*2/8=1.97 GB/s;6个SSD组成RAID0阵列后，总带宽为1.97*6=11.82 GB/s。这样，在整个物理通路在硬件设计上，均可满足数据记录带宽要求。

但是在实际数据传输时，会有速度抖动;另外在操作DDR3内存以及数据写入SSD时，都需要缓冲数据到一定数量时再一次写入，以提高总线传输效率。以上情况都需要通过缓冲实现。在FPGA内部，数据进出DDR3内存前后，均加入两级4 KB的FIFO作为缓存，平衡DDR3内存读写操作的速度抖动。而DDR3内存又作为数据进入SSD的缓冲;整个内存被划分为一个链式缓冲区，缓冲区按照4 MB分块，当单个块被填充满数据后，FPGA将写指针移到链表指向的下一个数据块继续填充数据，同时发中断通知处理器进行写SSD操作;处理器收到中断后，将4 MB的数据写入SSD中，写入完成后移动读指针到链表指向的下一个数据块;这样就保证了数据寫入SSD时都是大块写入，使SSD写入性能处于最优状态，另外CPU处理中断的频次也大大降低，按照2 GB/s的数据记录速率计算，每秒处理中断的个数仅为2*1 000/4=500个，对CPU的占用很低。

4.2 基于文件系统的点对点传输技术

考虑到通用性、便捷性与成熟性，记录仪所记录的数据以文件系统方式进行存储。但使用文件系统写入文件时，一般需要先将要写入的数据拷贝到文件系统缓冲区中，再由文件系统缓冲区将数据写入存储体，如图5所示。

这就对处理器的PCIe总线接口与内存速度提出了要求，均需要满足2 GB/s的数据记录速度，但记录仪硬件设计所选用的处理器就不能满足要求，因为选用的处理器只支持PCIe2.0、4通道接口[8]，由于PCIe2.0协议采用8/10B[9]编码，因此理论最大带宽为5*8/10*4/8=2 GB/s，扣除传输效率损耗后，就不足2 GB/s，低于记录速度要求。这样，就需要选用更高规格的处理器，才能达到要求。但随之而来的是功耗上升、封装尺寸的增加;一方面，这会增加整机功耗;另一方面随着功耗增加，对散热就提出了更高要求，进而结构方面可能需要通过增加散热面积或增大风量的方式提升散热能力，进而又会导致整机重量上升与功耗上升，这些对于机载设备而言，都是不理想的结果。

为了达到数据传输通路不经过处理器目的，就需要利用PCIe交换的点对点传输特性。将FPGA外扩的内存映射到处理器本地空间中，将这个空间转换为用户空间，并作为数据地址供应用程序使用，而在接收到FPGA中断后，应用程序就使用这个地址作为写入文件的缓冲区地址;这样在PCIe交换器件中[10]，数据源地址与目的地址均为总线下游端点设备地址，数据传输就不再路由回到作为根节点的处理器，而是直接在两个端点设备间传输，从而达到了数据传输通道不经过处理器的目的，处理器本身端口性能也不再是整个设备记录性能的瓶颈。通过这种数据传输方式，解放了对处理器端口性能与数据拷贝时处理能力的要求，硬件设计选用较低性能、低功耗的处理器即可;同时仍然是以通用文件系统的方式管理记录文件，便于记录数据的管理与使用。

5 系统测试

如图6所示。

搭建测试环境，将记录仪的光纤端口设置为内部回环模式，并产生全速模拟数据;通过部署在模拟显控终端的控制界面软件手动启停数据记录，如图7所示。

按照单路记录、双路记录方式各连续启停20次，每次记录不小于50 GB的数据，记录下每次的记录速度与功耗，如表1所示。

由此可见，单路记录时，平均记录速度为1.68 GB/s;两路同时记录时，总记录速度为2.16 GB/s。数据记录速度与设备功耗均满足设计指标要求。

6 总结

本文设计的机载雷达数据记录仪在满足记录速度与存储容量的前提下，利用点对点传输技术降低了设备对处理器的要求，进而降低了设备的功耗及尺寸、重量;同时采用通用文件系统以文件的方式管理记录数据，方便了数据的使用。数据记录仪在存储体满配的情况下，可以实现单路数据约2小时的记录能力，满足客户的需求。设备目前已完成高低温、振动等环境试验，并交付客户使用。

参考文献

[1] 母其勇，王永良，高飞，等.基于SRapidIO及PCIe协议的雷达多通道数据光纤高速记录系统[J]. 计算机应用，2015（35）： 30-33.

[2] 雷超群，苏淑靖. 新型高速大容量雷达数据记录器设计[J]. 电子器件，2016（39）： 634-638.

[3] 杨帆. 雷达信息记录仪的研究与设计[D]. 镇江：江苏科技大学，2017.

[4] 江涛，李敏慧，刘瑾. 高分辨率SAR综合电子设备技术研究[J]. 现代雷达，2017（39）：7-10.

[5] 韩钟剑，叶林梅，李兵强，等. 镁锂合金在机载电子设备轻量化结构设计中的应用[J]. 舰船电子对抗， 2017（40）：104-108.

[6] FULLER S. RapidIO嵌入式系统互连[M]. 王勇，译. 北京： 电子工业出版社，2006.

[7] PCI-SIG. PCI Express Base Specification Revision 3.0[M]. Beaverton： PCI-SIG， 2010.

[8] Freescale. QorIQ T1040 Reference Manual Rev.1[M]. Austin： Freescale Co.， 2015.

[9] 馬鸣锦，朱剑冰，何红旗，等. PCI、PCI-X和PCI Express的原理及体系结构[M]. 北京：清华大学出版社，2007.

[10] PLX. Express Lane PEX 8796-AA/BB 96-Lane， 24-Port PCI Express Gen3 Multi-Root Switch Data Book （I）[M]. Sunnyvale： PLX Co.， 2013.

（收稿日期： 2020.01.30）

作者简介：王旭（1984-），男，硕士，工程师，研究方向：数据记录存储与处理。