接口控制单元FPGA主时钟电路优化设计

摘要：对某接收模块偶发故障的情况进行分析，发现接口控制单元的FPGA器件主时钟电路存在设计隐患。本文对某接收模块接口控制单元的时钟电路进行优化设计，经过理论分析及试验验证，电路优化整改有效。

关键词：电路优化;FPGA器件;时钟电路

引言

近年来，随着产品设计综合化提升，当产品中多个模块需要时钟输入时，分机会提供一个频率源模块分别给各个射频模块提供统一的时钟信号。各射频模块根据设计将时钟信号合成自身所需的频率和幅度。这种设计方法有效的保障了分机中时钟信号的稳定性。

某接收模块时钟电路设计方案

综合分机提供给某接收模块的100MHz主时钟幅度为50mV，该时钟供给某接收模块信道单元频率合成电路和接口控制单元使用。接口控制单元收到100MHz主时钟由于幅度较小，需经过放大后送给FPGA（EP3C40U484I7）器件作为主时钟。时钟放大器选择NEC公司的UPC2745TB芯片，其输入输出阻抗均为50Ω，增益为12dB。

如图1所示，输入的100MHz主时钟经放大器UPC2745放大后，送给1：1变压器ADT1-1WT变为差分信号，两路差分信号在通过0.1uF的隔直电容（C118、C119）及22pF的滤波电容（C146、C147）处理后送给ALTERA公司FPGA器件（EP3C40U484I7）作为其FPGA器件工作的主时钟。变压器ADT1-1WT的标称漏感在25nH至100nH范围内，再加上（C146、C147）22pF的输入滤波电容将产生一个位于110MHz至215MHz之间的谐振频率，当输入干扰信号的频率越靠近电容的自谐振频率，干扰信号越容易被电容彻底过滤掉。小容值的电容通常等效电感也小，因此自谐振频率较大，所以适用于滤除高频干扰噪声。差分时钟信号的差模电压、共模电压、阻抗匹配等若不满足FPGA差分时钟的要求，都会引起FPGA器件工作不正常，从而会导致接口单元故障。

由于接口控制单元FPGA主时钟采用差分输入，通过查询FPGA（EP3C40U484I7）相关资料，如图2所示。

根据资料显示，FPGA采用差分输入时钟时，其差模输入电压V_ID最小输入要求为100mV、共模输入电压V_ICM在时钟输入速率小于500Mbps时，最小输入要求为0.05V。再用示波器对实际结果进行测量，接口控制单元中经时钟电路处理后给FPGA的100MHz差分时钟的差模输入电压VID为280mV，共模输入电压VICM为30mV。

通过对时钟电路及FPGA资料分析发现给FPGA提供的100MHz差分时钟共模电压不满足设计要求，当100MHz差分时钟的差模输入电压V_ID为280mV时，未将其共模输入电压V_ICM抬高到至少140mV，导致FPGA只能识别差分信号输入时钟波形的0V以上部分，此时差分时钟的波形及幅度都不满足FPGA要求，处于临界状态，当100MHz时钟无外界干扰模块还能正常工作，但当模块的电磁环境相对复杂或者在环境试验时很容易出现故障。

某接收模块时钟电路优化设计方案

针对此现象，需在100MHz差分正负两路信号线上分别串接一个25Ω电阻以实现阻抗匹配，再将变压器ADT1-1WT的抽头2脚通过分压电阻将其抬高到1.1V，以此来满足FPGA差分输入共模电压要求，共模电压范围要求在0.05V-1.8V之间，典型值为1.25V，选用1.1V主要因为其接近典型值且分压电阻的选择比较容易。更改后的接口控制单元电路如图所示。

更改后在对发生故障的某接收/激励模块分别在高低温环境下进行测试，结果某接收/激励模块工作正常。

结束语

产品中接口控制单元FPGA选用的是ALTERA公司的EP3C40U484I7芯片，其内部不带数控阻抗匹配，因此需在其外部进行阻抗匹配设计，并且由于设计缺陷导致其100MHz时钟差分正负两路信号线上的共模电压未抬高，最终进入FPGA的波形幅度处于临界状态，由于FPGA芯片性能本身也存在差異，导致该故障为偶发。

参考文献

[1]《EP3C40U484I7器件资料》.

作者简介：黄娜（1989.07-），女，本科，助理工程师，电子类。