高速电路信号完整性分析与设计

沈俊杰

（杭州国芯科技股份有限公司，浙江杭州，310000）

1 高速电路信号完整性的概念

信号完整性是指在信号可以在电路中作出正确的反应和完整传递信息的能力，即在电路中信号可以有序的、按时的、符合规律的运行。良好的信号完整性是符合信号在电路中有序运行规律的，例如符合电路信号的完整性，要求信号从电路的始端到末端速度一致，并且输送标准正确的信息，但是往往受到电磁兼容、串扰、传输线效应等现象的影响，信号的完整性会受到一定的影响，在严重的情况下，就会产生信号的不完整性，进而导致电路系统的失效。实际上高速电路中信号浮动速度过快，会产生突发的、难以预测的信号短路，在下面的几个章节中，我们将具体的进行阐述。

2 信号完整性常见的问题

高速电路的运行速度通常过快，容易产生电压不稳定的现象，这时高速电路非常容易产生特征抗阻，高速电路在运行过程中会产生传输端口和接收端口的传递信息和接收信息不相匹配的现象，不能完全传递的信息会形成反射现象，造成电路发生振铃现象。另外，高速电路产生的故障类型不仅仅只有信号的反射现象，还包括传输线之间的串扰问题，传输时序问题，传输线之间的干扰问题，高速信号传递的下冲和过冲问题，等等。其实这些都是高速电路信号完整性常见的问题。下面一个章节我们具体对这些常见的问题进行分析，以期得出具体的解决措施。

■2.1 反射

信号的反射会造成系统信号振铃现象，这是由于信号接收端口与传输线之间发生了阻抗不匹配现象，传输过程中信号并未被接收端口充分的接收和匹配，造成的信号返回，从而造成部分能量的反射，进而引发振铃现象。

■2.2 串扰

串扰顾名思义就是不同信号之间的相互干扰，产生原因是相互传输的两个信号所依托的传输线距离较近，受到电磁兼容等的影响会造成电磁干扰现象，影响不同信号传输的途径，导致信号之间的串扰，这一现象损耗的信号完整性为两个或两个以上。

■2.3 时序

时序问题也是影响信号完整性的主要问题之一，当传输线过长或者受到某一因素影响造成的传输时效过长，就会导致信号从起始端口到接收端口的传输时间过长，时间越长对于信号的完整性越不利，当超过有效的信号传输时序后，接收端接收的信号可能就会造成元器件功能混乱，产生无法估量的错误。

■2.4 过冲与下冲

过冲与下冲现象的出现是信号传输速度过快或者变化较快导致的，信号的过冲和下冲会导致元器件功能的混乱，影响元器件的功能和使用，极易引起高速电路系统的失效。

■2.5 电磁干扰

电磁干扰是由周围环境下产生的电磁辐射导致的，在高路运行环境下难免会产生相互零部件之间的电磁干扰，使得电子设备受到电磁干扰，甚至会造成电子设备的失灵。只有当高速电路运行时会产生较强的电磁干扰，所以高速电路极易受到电磁干扰的影响，应当在日常运行环境下加强对高速电路的电磁保护，减少周围造成的电磁干扰.

3 信号完整性仿真技术以及模型示例

不同部分的信号完整性仿真技术可以减少高速电路设计过程中的错误，提前考虑信号完整性问题，下面具体分析信号完整性仿真技术的内容。进行实验设计，完善高速电路的信号完整性，减少电路因为各种原因造成的信号完整性障碍。我们仍需要需要积极对相关技术进行创新，同时大胆分析信号完整性存在缺陷的各种原因，在错误中寻求答案和解决方法，以期运用到实际的高速电路信号完整性设计和应用中，对整个电路设计工作提供合理的正确的参考。

■3.1 反射分析与端接技术

3.1.1 反射的分析

上述简单概述了反射产生的原因和具体现象，反射主要的表现是系统信号振铃，振铃现象出现的原因就是由于线路的反射现象的出现。反射现象出现的原因是信号接收端口与传输线之间发生了阻抗不匹配，传输过程中信号并未被接收端口充分的接收和匹配，造成的信号返回，从而造成部分能量的反射，进而引发振铃现象。图1为信号传播模型。

图1 信号传播模型

3.1.2 RC网络端接

由于反射现象的存在，可以采用RC电路，为了降低信号传播的速度，实现端接阻抗，电容通常取100 ～ 1 000 PF，端接电阻 R应等于传输线阻抗。RC电路端接的运用节省了较大的直流功耗，采用RC端接后信号反射现象得到改善。图2为RC网络端接模型，图3为末端接与RC端接后仿真波形图。

下面以图3为例，图3所显示的是一个50MHz的时钟，在没有端接情况下的模型和在已经连接了RC端接的对比，线 1是源端时钟, 线 2代表着接收端信号,由图可知，左面的线路存在明显的振铃现象，右图是采用了 RC端接时的波形图，由图可知，振铃现象减弱甚至是没有出现。

图2 RC网络端接模型

图3 未端接与RC端接后仿真波形图

3.1.3 串行端接模型

为了实现信号源匹配抗组，需要设置串行端接，具体操作为在尽量靠近源端的位置串行插入一个电阻R T（范围在10 Ψ–75 Ψ之间，本文采用的模型数值是33 Ψ）到传输线中，串行端接的功率消耗量较小，只需要每条线设置一个端接电阻即可，但是这回延缓信号的传播效率，可见串行端接模型并不适合高频电路，但是从中我们可以明显的得出一个显著的结论，就是利用串行端接后的模型，其信号反射现象明显的减弱，甚至几乎可以不再出现信号的反射现象了。图4是串行端接模型的图示。

图4 串行端接模型

■3.2 串扰的分析和修正

3.2.1 串扰的分析

串扰顾名思义就是不同信号之间的相互干扰，产生原因是相互传输的两个信号所依托的传输线距离较近，受到电磁兼容等的影响会造成电磁干扰现象，影响不同信号传输的途径，导致信号之间的串扰。信号之间的串扰会造成耦合现象。当两条导线存在较长接近段时会形成容性耦合，容性耦合还会形成噪声干扰，这会造成在电路运行中产生噪音，损害整个电路系统；感性耦合是电流电路产生的磁场在邻近的回路中引起变化的磁通，产生感应电压的干扰 。

3.2.2 串扰的修正

串扰修正的方法有很多，例如，第一可以采用减小负载阻抗可以降低耦合的干扰的方法，原理是无论是容性耦合还是感性耦合，造成的串扰受到产生的负载阻抗影响，阻抗越大串扰越强，因此，为了降低串扰，应该减小负载阻抗。第二种方法是，最简单也是最直接的就是令两根相互影响的传输线原理，加大两者的距离，避免电磁兼容现象出现。第三种方法是，减少平行线的长度。第四种方法是避免感性耦合现象的发生，具体做法就是避免信号共用回路，尽量减少回路数量和回路面积。

4 总结

综上所述，随着电子产品升级换代之迅速，对于高速电路信号完整性的要求越来越高，因此，应该提高高速电路信号完整性，提升高速电路系统的质量，实现电子产品在更新换代过程中的额稳步推进。但是高速电路信号完整性的探究并非一帆风顺的，但也并不是非常困难的，只要我们积极探索，刻苦研究，就一定能攻克关于高速电路信号完整性这一艰难的课题，真正实现高速电路信号的完整性，从而为其他的高速电路设计研究项目和课题提供有用的参考和借鉴，实现我国高速电路信号设计的完善和成熟。