基于FPGA的LFSR结构伪随机数发生器的实现*

2018-06-14彭雅岚肖顺文

数字技术与应用 2018年3期

彭雅岚肖顺文

(西华师范大学电子信息工程学院,四川南充 637009)

在计算机、通信系统中采用的随机数均为伪随机数[1],由线性反馈移位寄存器[2]所构成的伪随机数发生器是扩频通信系统中的核心。线性反馈移位寄存器是一种十分有用的时序逻辑结构,其结构简单、速度快,它被广泛应用于可编程分频器、信道编码、CRC(Cyclic Redundancy Check)校验码生成、密码算法实现等多个方面[3-4]。本文基于FPGA(Field Programmable Gate Array)实现用N级线性反馈移位寄存器(Linear Feedback Shift Register, LFSR)产生伪随机数组。

图1 N级线性反馈移位寄存器结构图

图2 n=8,G=18DH,SEED=FFH时的仿真图

图3 n=8,G=18DH,SEED=EAH时的仿真图

1 设计原理

线性反馈移位寄存器是给定前一状态的输出,将该输出的线性函数再用作输入的移位寄存器。异或运算是最常见的单比特线性函数:对寄存器的某些位进行异或操作后作为输入,再对寄存器中的各比特进行整体移位。图1是由n个D触发器和若干个异或门组成的线性反馈移位寄存器结构图,其特性由移位寄存器级数(周期长度)、初始状态(各寄存器的初始值)、反馈逻辑(异或逻辑)和时钟周期共同决定[5]。

图1中,Qi+1表示各级寄存器Di的输出,gi为反馈系数,gi的取值决定了Qi是否参与反馈。gi只能取0或1,当gi=0时,表示Qi被断开不参与反馈;当gi=1时,表示Qi将参与反馈。由于反馈的需要,其中gn与g0必须取1,使线性反馈移位寄存器的输出端Qn参与反馈。移位寄存器的初始状态由使用者设定,初值装载完成后,每当时钟周期CLK到来,移位寄存器移位一次,即若gi+1=1,则寄存器Di将其输出值Qi+1(0或1)与Qn进行反馈逻辑(异或)运算后,传递给下一级寄存器Di+1;若gi+1=0,则寄存器Di直接将其内容传递给下一级寄存器Di+1。

2 设计方案

本文基于VHDL硬件描述语言设计了一个级数与反馈系数均可控的,由线性反馈移位寄存器所构成的伪随机数发生器。参考文献[6]介绍了多种VHDL的语法,这里采用了GENERIC参数定义语句,对级数N进行有效设定,并利用FOR_LOOP循环语句对反馈系数的值进行判断后,再带入反馈逻辑运算得到下一级寄存器的值。最后由用户设定随机种子的值,从而得到一系列伪随机数。

部分VHDL源程序如下：

IF CLK'EVENT AND CLK = '1' THEN

IF LOAD = '1' THEN REGN <= SEED;ELSE

REGN(0) <= REGN(n-1);

FOR i IN n-2 DOWNTO 0 LOOP

IF G(i+1)='1' then

REGN(i+1) <=REGN(i) XOR REGN(n-1);ELSE

REGN(i+1) <=REGN(i);

END IF;END LOOP;END IF;END IF;