一种改进结构的延迟锁相环

2018-05-28西安紫光国芯半导体有限公司耿献忠薛小飞龙晓东

电子世界 2018年10期

西安紫光国芯半导体有限公司耿献忠蒋强陈婷薛小飞龙晓东

1 引言

现有延迟锁相环 DLL 的结构如图1所示。

图1 现有延迟锁相环的结构示意图

它的工作原理为：输入时钟进入DLL延迟链，经过延迟后产生输出时钟，输出时钟经过反馈电路后产生反馈时钟，输入时钟与反馈时钟在DLL鉴相器进行相位比较后输出UP或DN的信号到DLL逻辑控制电路去控制DLL延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。

输入时钟采样到反馈时钟的高电平时，up=1，dn=0；输入时钟采样到反馈时钟的低电平时，dn=1，up=0。当DLL锁定以后，输入时钟和反馈时钟的相位对齐，同时输入时钟和DQS的相位也对齐。

2 现有延迟锁相环的控制方式及缺陷

现有延迟锁相环 DLL 的结构及其控制方式存在一定的问题。具体介绍如下：

对于DLL的更新速度：输入时钟和反馈时钟的初始相位关系如图2 所示。

图2 输入时钟和反馈时钟的初始相位示意图

由于输入时钟和反馈时钟的初始相位差 td0 较大，所以 DLL 以一个较快的速度 1step/(n*tck)( 表示 n 个时钟周期更新一次延迟链 )去更新输入时钟和反馈时钟的相位差；tck为时钟周期。当输入时钟和反馈时钟的相位差几乎为 0时，如图 3所示。

图3 DLL锁定后输入时钟和反馈时钟的相位示意图

为了过滤输入时钟和电源上的一些很小的噪声，DLL 的更新速度会变慢，从 1step/(n*tck) 变为 1step/(m*tck)，m>n ,即更新速度变慢。

在正常情况下，DLL锁定后改变更新速度是合理的，可以有效过滤输入时钟和电源上的一些很小的噪声，保持DLL延迟链的稳定。但是，当DLL锁定以后，芯片可以进入到电源关闭模式，当电源关闭模式退出时，电源上会有一个较大的波动，这个波动的幅度和持续时间远远超过了输入时钟和电源上的一些正常的、很小的噪声波动，如图4所示。

图4 为电源关闭模式退出时电源上的波动示意图

由于电源的不稳定，导致DLL延迟链的延迟时间出现很大的变化，从而导致输入时钟VCLK 和数据对齐信号 DQS 的相位差不为0，而是有一个相位差δ。

电源关闭模式退出后，系统需要VCLK和DQS的上升沿对齐，如果电源波动较大，DLL需要更新DLL延迟链的长度以让VCLK和DQS的上升沿对齐。假设电源电压的下降导致DLL需要减少DLL延迟链的个数，DLL更新了x*1step次，然后由于电源电压的恢复，DLL延迟链的长度在减少，又需要DLL增加延迟链的个数。从理论上来说，当电源电压恢复到不稳定状态以前的值时，由于电源电压在下降时DLL减少了x*1step，DLL也需要增加x*1step，这样VCLK和DQS的上升沿才处于对齐状态。此时有可能存在的问题是，当电源电压已经恢复到不稳定状态以前的值时，DLL还没有完成x*1step的增加，原因是DLL过多的减少了延迟链的个数。

3 改进结构延迟锁相环的具体实现

基于前述现有延迟锁相环的基础上，提出了一种新的改进结构，如图5所示。改进结构包括延迟链、鉴相器、反馈电路、增/减电路、更新速度电路、逻辑控制电路和可配置计数器。

图5 延迟锁相环的结构示意图

当电源关闭模式退出后，存储器控制系统发出电源关闭模式退出信号给可配置计数器，可配置计数器输出第一信号给逻辑控制电路，逻辑控制电路通过更新速度电路控制延迟链，使其在连续N次用1step/（m*tck）的更新速度往同一方向更新（通常是减少DLL延迟链的长度）后，将更新速度调整为1step/（k*tck），这样以降低更新的速度。其中k>m，N由用户根据不同的工况进行配置，N优选为大于等于2的自然数。

因为DLL已经连续多次往同一方向更新，意味着可能已经快接近更新目标，需要把更新速度降下来，否则有可能产生过冲。当由于电源电压的恢复，DLL结束一个方向的更新（通常是减少DLL延迟链的长度），往相反方向更新（即DLL需要增加DLL延迟链的长度）时，更新速度恢复为1step/（m*tck），以抑制输入时钟和电源上的一些较小的噪声。