一种高速基带信号处理板中的双DA同步技术

李 超

(中国电子科技集团公司第五十四研究所，河北 石家庄 050081)

一种高速基带信号处理板中的双DA同步技术

李 超

(中国电子科技集团公司第五十四研究所，河北 石家庄 050081)

针对双DA在起始工作中随机出现异步工作的问题，在总结现有双DA同步技术优缺点的基础上，通过进一步分析问题产生的机理，提出了一种基于锁相环检测的双DA同步技术。通过应用该同步技术，设计并实现了一种高速基带信号处理板卡。通过实验比对该双DA同步技术使用前后板卡输出的基带信号眼图，确定该同步技术可以有效解决以上问题。

正交调制；DA同步；异或；锁相环；眼图

0 引言

在星地高速数据传输系统中，QPSK调制体制被广泛采用[1]。近年，随着传输码率的增长，8PSK、16-QAM和16-APSK等高阶调制体制也开始逐步使用[2]，采用正交调制技术可以实现以上调制体制。这就需要设计一种高速基带信号处理板卡，通过FPGA逻辑设计对传输数据源进行星座点映射、成形滤波和信道预失真等处理，并通过2片高速DA芯片分别产生并输出I/Q两路基带信号，进而通过微波集成正交调制器完成正交调制[3]。为了保证正交调制的正确性，I/Q两路基带信号输出必须同步[4]，即高速基带信号处理板需要重点设计并保证2片DA芯片工作在同步状态。

文献[5]从原理上提出对于TS8610型DA芯片,在不能保证2片DA芯片同步工作的情况下，可以根据2片DA芯片输出时钟的相位差，在FPGA内部对输出数据进行补偿，达到满足I/Q两路基带信号同步输出的目的。文献[6]根据以上原理，设计并实现了一种采用TS8610型DA芯片的高速基带信号处理板卡，进一步验证了原理的可行性。以上文献虽然根据实际情况提出了一种特殊的解决途径，其思想却具有普遍意义，即可以通过2片DA芯片输出时钟检测其是否同步工作，然后通过后续处理实现I/Q基带信号同步输出的目的。当然，对于TS8610型DA芯片，不需要对输出数据进行补偿，而只需通过复位上电的方法，也可以达到DA同步的目的[7]。目前常采用的同步检测方法主要有2种：① 对2片DA输出的时钟分别进行采样，然后通过数字信号处理算法，对采样数据进行处理，达到同步检测的目的，其中文献[8-9]基于随机采样原理实现同步检测，文献[10]应用固定低频频率采样时钟，通过引入数字相关法实现同步检测；② 采用模拟信号处理方式对2片DA输出的时钟进行异或运算，然后对异或运算后的信号进行处理，达到同步检测的目的，文献[11]对异或后的信号进行积分处理，再与判决电压比较，实现同步检测的目的，文献[12]根据以上原理，使用滤波器、EP08型功分器和LM293D型电压比较器等芯片，设计并验证了该种双DA同步检测技术。

对于第一种同步检测方法，若采用随机采样检测，由于随机采样存在一定的偶然性与规律性冲突的现象，为了满足检测精度的要求，采样样本数必须足够大[13]，这就需要很长的采样时间，导致工程应用中板卡工作准备时间较长；若采用固定低频频率采样检测，当引入数字相关法检测2路时钟信号相位差时，由于该方法主要针对正弦或余弦信号检测[14]，此时对不同频率的待采样方波信号，需要选择合适的采样频率，而在工程实际中，待采样信号频率会随着应用状态的改变而时常发生变化，这就限制了该方法的使用。对于第二种同步检测方法，若对异或信号进行积分处理后再与基准电压进行比较，现有的电压比较方法主要使用电压比较器实现[15]，由于不同应用场合电压比较器比较基准电压值往往不一致；此外，由于电压比较器输入的待比较信号在由交流信号转换为直流信号的滤波处理过程中，电容器封装及容值的不同选择将导致滤波电路谐振频率发生变化[16]，也会对比对结果产生比较大的影响。

本文根据实际工程需要，采用模拟信号处理方式，应用锁相环对DA同步状态进行检测，简化了同步检测电路的设计，并提高了同步检测的可靠性。最后，通过设计一种基带信号处理板卡实现并验证了该双DA同步技术。

1 高速基带信号处理板卡总体设计

高速基带信号处理板卡设计的DA芯片输入采样时钟频率范围为1 000～2 500 MHz，支持PCI总线、本地文件播发及LVDS调制数据源接入等功能。板卡原理框图如图1所示。

LVDS接口用于接收外部数据源，并将外部数据源接入到用于进行基带信号处理的FPGA中；DDR RAM用于存储通过PCI总线加载到电路板卡上的本地ASCII编码文件或卫星基带数据，并依据需要，将这些数据源加载到FPGA中；Spartan-3AN一端通过PCI桥接芯片连接到CPCI背上，另一端连接FPGA，实现FPGA与主控板的数据传输。

图1 高速基带信号处理板原理

2 DA不同步机理分析

本文DA选用MD652D芯片[17]，芯片内部结构原理图如图2所示。

图2 MD652D芯片内部原理

由图2可知，MD652D芯片根据功能可以分为多路复用单元和数模转换单元两部分。多路复用单元接收4组(A[11:0]、B[11:0]、C[11:0]、D[11:0])，输入信号和1路复位信号(RESET)。内部产生的4分频时钟信号，用于每隔4个采样周期(CKI为输入采样时钟)，对输入信号进行1次采样，并将采样数据锁存至寄存器。多路复用单元根据输入的采样时钟，将锁存的数据复用转换为1路12 bit高速数据，并将转换后的高速数据接入后端的数模转换单元。VCCP输入电压为3.3 V，VEE输入电压为-5 V，VCC接地。

2片BTMD652D芯片的输入采样时钟信号在芯片上电前已确保达到稳定，但对于接收芯片，会随机出现2种相位状态，即CKI相位1状态与CKI相位2状态,如图3所示。

由图3可知，在芯片上电过程中，当VEE输入电压达到-4.5 V，且VCCP输入电压达到2.9 V时，芯片才开始正常工作[18]。若在T1时刻，2片DA芯片开始同时上电，则在T2、T4时刻，DA1与DA2分别开始进入正常工作状态。此时若输入时钟为相位1状态时，在T3时刻，输入芯片的采样时钟上升沿开始被DA1有效接收,而在T6时刻，输入芯片的采样时钟上升沿才开始被DA2有效接收，即DA2比DA1晚工作一个采样时钟周期，此时2片DA工作在异步状态，由图2分析的芯片工作原理可知，此时2片DA芯片内部的多路复用单元和数模转换单元都将工作在异步状态；而此时若输入时钟为相位2状态时，在T5时刻，输入芯片的采样时钟上升沿开始被DA1与DA2同时有效接收，此时两片DA工作在同步状态。由于输入时钟的相位状态是随机出现的，则两片DA在起始工作时会随机出现异步工作的问题。

图3 MD652D芯片初始工作状态示意图

3 DA同步设计

DA同步设计可分为3部分：DA同步复位方式选择、DA同步检测信号选择和DA同步电路设计。

根据DA不同步机理分析可知，通过对芯片重新上电，可以实现同步复位。考虑到后续电路设计的简易性，分析BTMD652D芯片RESET引脚可知，当该引脚逻辑电平为低时，多路复用单元相位被置为0，锁存单元清零，此时DAC输出为常数。同时，芯片内部采样时钟及4分频时钟均置为低电平。当该引脚逻辑电平为高时，芯片开始正常工作。由分析可知，通过使用RESET引脚可以复位芯片工作的起始时间，从而达到DA同步复位的目的。

为了检测DA之间是否同步工作，需要确定待检测信号，本方案选择双DA输出的CK4O信号作为待检测信号。通过使用RESET引脚，改变双DA的工作状态，待检测信号状态如图4所示。

图4 MD652D芯片同步状态检测信号

如图4所示，CLK4O1与CLK4O2信号分别为2片DA的内部4分频时钟输出信号，RESET2为第2片DA芯片引脚RESET的逻辑输入电平。在T1时刻，由于RESET2信号变为高电平，DA2开始正常工作。DA2在T2时刻接收到第一个有效的采样时钟上升沿，DA2芯片内部的4分频时钟开始产生。此时，CLK4O1与CLK4O2存在90°的相差，2片DA工作在异步状态。在T3时刻，RESET2产生一个低脉冲信号，在T4时刻RESET2恢复为高电平。在T3与T4时刻之间，DA2处于复位状态，此时CLK4O2信号为低电平。若T4时刻落于如图4所示时间节点，CLK4O1与CLK4O2相位差为0，此时2片DA将达到同步工作状态。

DA同步电路根据高速基带信号处理板卡总体设计中选用的FPGA芯片型号，完全利用FPGA资源设计并实现。由于总体设计中选用的FPGA芯片型号为XC5VSX95T，其自带的PLL(Phase Locked Loop)锁相环硬核输入的时钟范围为19～710 MHz，输入时钟占空比要求根据输入时钟范围有所不同，介于25/75%～45/55%之间[19]。由此可知，同步电路支持的DA芯片输入采样时钟频率范围为76～2 840 MHz，满足高速基带信号处理板卡总体设计要求。DA同步电路原理图如图5所示。

图5 DA同步电路原理

如图5所示，FPGA通过时钟专用引脚，接收2片DA输出的4分频时钟信号CLK4O1与CLK4O2。在FPGA中进行DA同步电路设计时，首先将这2路时钟信号分别接入FPGA中的2个PLL模块，并分别对这2个PLL模块设置参数，使其分别产生与其输入时钟信号对应的同频同相的时钟信号CLKa1、CLKb1及输入时钟信号2分频后的同相时钟信号CLKa2、CLKb2。将这4路输出的时钟信号接入数据选通单元，选通模式有2种：当CLK4O1与CLK4O2的频率大于等于355MHz时，将CLKa2与CLKb2时钟信号分别接入CLK1及CLK2输出引脚；反之则将CLKa1与CLKb1时钟信号分别接入CLK1及CLK2输出引脚。数据选通的判别信号由板卡输入的10 MHz时钟与CLKb2通过计数器方式鉴频自动获得。CLK1及CLK2输出的2路时钟信号经过异或运算后形成时钟信号CLK3，此时CLK3将根据不同的输入，产生4种不同状态的输出信号，如图6所示。

图6 异或运算输出信号状态示意图

如图6所示，若2片DA不同步工作，CLKa1与CLKb1频率范围为19～355 MHz，则CLK3为状态1形式的输出信号；若2片DA不同步工作，CLKa1与CLKb1频率范围为355～710 MHz，则CLK3为状态2或状态3形式的输出信号；若2片DA同步工作，实际中CLKa1与CLKb1由于传输路径时延差等原因，会存在一定的相位误差，则2路信号异或会产生高频毛刺，即CLK3为状态4形式的输出信号。

由图6分析可知，在双DA不同步工作时，CLK3时钟信号的占空比可能为25/75%，这已经达到了PLL工作的下限。当该信号接入PLL后，PLL将不能长时间稳定工作，PLL输出LOCK锁定指示信号将不能输出稳定的高电平；相反，若DA同步工作后，由于CLK3中存在高频毛刺的干扰，PLL输出LOCK锁定指示信号将不能输出稳定的低电平。所以PLL3输出的LOCK锁定指示信号需要经过低通滤波等处理，并最终产生稳定的指示信号LOCK1。

将LOCK1信号接入DA自动复位单元，当DA不同步工作后，该单元自动产生DA复位脉冲，直到DA同步工作。

4 板卡验证测试及分析

通过XILINX ISE软件编写高速基带信号处理板卡验证程序，验证原理框图如7所示。

图7 板卡验证原理

如图7所示，采用PN序列作为测试数据源，数据源通过串并变换及QPSK符号映射，然后通过多相结构的4倍采样成形滤波器，形成2组并行的采样输出数据，将2组数据分别送入2片DA，产生I/Q两路基带信号。将I/Q两路基带信号分别接入高速示波器通道1及通道2。通过使用ISE软件自带的VIO单元，由ChipScope软件在线配置，动态开启或关闭DA同步电路功能。部分测试截图如图8、图9和图10所示。

图8 高速基带信号处理板卡实物

图9 DA不同步工作时I/Q输出信号眼图

图10 DA同步工作时I/Q输出信号眼图

图8为高速基带信号处理板卡实物图，通过该板块，完成对双DA同步电路试验验证。当高速基带信号处理板卡加电后，若关闭双DA同步电路功能，则I/Q两路基带信号可能形成如图9所示的信号状态。此时观察I/Q两路基带信号眼图可知，2路信号相位差约90°，即2路DA工作在异步状态。若此时开启双DA同步电路功能，I/Q两路基带信号相位将调整为一致状态，如图10所示，即此时2片DA工作在同步状态。在1 000～2 500 MHz范围内改变DA采样时钟频率，并通过反复通断板卡电源重复以上实验。双DA同步电路皆可以稳定工作。

5 结束语

本文提出了一种双DA同步技术，并使用该技术设计并实现了一种高速基带信号处理板卡。其中DA同步电路完全由FPGA实现，简化了硬件设计，并提高了硬件可靠性。同时，由于本方案采用检测待测信号占空比的方法检测双DA工作状态，降低了外围电路对检测信号信息提取的干扰，提高了DA同步电路工作的准确性和可靠性。此外，目前主流FPGA中都集成有异或单元、PLL单元及计数器等单元，这就增加了该电路的可移植性。

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DualDASynchronizationTechniqueinHighSpeedBasebandSignalProcessingBroad

LI Chao

(The54thResearchInstituteofCETC,ShijiazhuangHebei050081,China)

In this paper,a new technology of dual DA synchronization based on phase locked loop detection is proposed,by further analyzing the mechanism of the problem of dual DA asynchronous working randomly at the initial time and summarizing the advantages and disadvantages of the existing dual DA synchronization technologies.In applying this technology,a high speed baseband signal processing board is designed and implemented.Finally,the baseband signal eye diagrams using or not using the technology are compared.And it is determined that the dual DA synchronization technology can solve the problem effectively.

orthogonal modulation;exclusive-or operation;phase locked loop;eye diagram

10.3969/j.issn.1003-3106.2017.12.03

李超.一种高速基带信号处理板中的双DA同步技术[J].无线电工程,2017,47(12):10-14.[LI Chao.Dual DA Synchronization Technique in High Speed Baseband Signal Processing Broad[J].Radio Engineering,2017,47(12):10-14.]

TN911

A

1003-3106(2017)12-0010-05

2016-12-09

国家部委基金资助项目；中国电子科技集团公司第五十四研究所发展基金资助项目(YX161140001)。

李超男，(1985—)，工程师。主要研究方向：卫星通信。