应用于14位流水线ADC的高精度比较器电路设计

徐韦佳，田俊杰，李延标

(中国人民解放军理工大学 理学院，江苏 南京 211101)

应用于14位流水线ADC的高精度比较器电路设计

徐韦佳，田俊杰，李延标

(中国人民解放军理工大学 理学院，江苏 南京 211101)

为了实现高性能的流水线ADC，设计了一种应用于流水线14位ADC的高精度CMOS比较器，采用全差分结构的前置放大电路、两级动态latch锁存电路和输出缓冲电路，具有高精度和低功耗的特点。前置差分预放大电路放大输入差分信号，提高了比较器的精度，其本身的隔离作用使比较器具有较小的回踢噪声和输入失调电压；两级正反馈latch结构有效提高了比较器的速度；反相器级联的输出缓冲级电路调整输出波形，增加驱动能力。采用TSMC 0.18 μm CMOS工艺，工作于1.8 V电源电压、100 MHz频率，仿真结果显示，该比较器最小分辨电压是3.99 mV，精度达到9位，失调电压为16.235 mV，传输延时为0.73 ns，静态功耗为2.216 mW，已成功应用于14位的流水线ADC。

比较器；高精度；正反馈；失调

0 引言

随着集成电路的发展，数字通信得到广泛应用，模数转换器(ADC)作为实现模数转换的关键器件，也得到了广泛应用。在诸多不同结构的ADC类型中，流水线ADC具有高速、高精度的特点，在保证高速工作的同时，可以实现其他结构ADC难以实现的高精度，并且还能满足相对小面积和低功耗的要求[1-2]。而高精度比较器作为高性能流水线ADC的核心器件，其精度对ADC的性能起着至关重要的作用，因此，要实现高性能ADC，比较器的精度是关键。

当前对比较器的研究主要包括多级开环比较器、开关电容比较器、动态锁存再生比较器等。多级开环比较器具有较高的速度和精度，但是由于受到多级放大器的带宽限制，速度难以提升；开关电容比较器可以采用失调消除技术消除失调电压，提高精度，但是存在较为严重的电荷注入和时钟馈通效应，增加了设计难度；动态锁存比较器响应速度快，但是回踢噪声和失调电压都比较大，不适用于高精度系统[3]。因此，本文提出一种应用于14位流水线ADC的高精度比较器，工作在100 MHz时钟频率下，具有回踢噪声小、失调电压低、高精度和低功耗的特点，能实现14位流水线ADC的模数转换。

1 比较器结构的选取

当前，在高精度或低噪声系统ADC中，latch锁存器是动态比较器中的重要组成部分，沟道长度越短，输入信号越大，锁存器响应越快。为了提高响应速度，在latch锁存器前前置一级差分放大电路，能够加速latch的响应时间。同时，差分结构可以去除误差信号成分，有效减少由直流失调电压、开关的时钟馈通、电荷注入效应而引起的误差。由于预放大电路内部和输出端加载隔离电路的作用，使得其输出信号多次衰减后到达信号的输入端，有效减小了回踢噪声对预放大电路输入端信号的影响。因此，预放大锁存器的失调电压主要是预放大电路的失调[4-5]。一般传统的放大器的单位增益带宽为常数。为了满足高精度的要求，前置预放大器的设计原则是高增益小带宽，然而过高的精度会降低比较器的速度[6]。

综上所述，本文采用前置差分预放大电路作为比较器信号输入端，放大倍数约为10 dB，兼顾精度和速度的要求，其隔离电路减小了latch正反馈产生的回踢噪声以及失调电压，latch锁存判断级采用二级正反馈锁存器来提高比较器的速度，小尺寸的MOS管可以减小传输延时，输出级采用反相器级联，调整波形，减小延时，增加驱动能力，保证电路性能。

2 比较器具体电路设计

2.1 信号输入端

信号输入端电路结构如图1所示，Cf是采样电容，VIP和VIN分别是比较器的两个输入电压，Vref+和Vref-是根据ADC外部环境需要设置好的电压，其差值为比较电压。VOUT1和VOUT2是比较器的两个输出电压。开关S1和S2是NMOS管开关，分别由不交迭的时钟信号CLK1和CLK2控制。

图1 比较器信号输入端

图2 时钟信号的设置

如图2所示，CLK2先为高电平，Vref+和Vref-输入，采样电容Cf由于电荷积累，右端产生电压Vb，此时CLK1为高电平，CLK2恢复低电平，待比较的信号VIP和VIN输入，又会在Cf右端产生电压Vip，

(Vref+-Vb)Cf=(VIP-Vip)Cf

根据电荷守恒，可得：

Vip=VIP-Vref++Vb,Vin=VIN-Vref-+Vb

Vip>Vin，VIP-VIN>Vref+-Vref-

当比较器的输入差分信号VIP-VIN大于比较电压Vref+-Vref-时，Vip>Vin，比较器进行比较输出；反之，Vip

采用1.8 V直流电源，如图2所示，四种频率为100 MHz的时钟信号分别是CLK1，CLK2，CLK1p，CLK2p，它们是不交迭时钟信号，CLK1n和CLK2n分别由CLK1p和CLK2p经过反相器级联得到，作用于锁存电路和输出级。

2.2 前置差分放大电路

图3为前置差分预放大电路，M1、M2、M3、M4、M5、M6管构成差分放大主体部分，Vip和Vin是输入电压，电流Iout1和Iout2通过电流镜镜像给下一级的锁存电路。M3和M4作为NMOS差分输入对管，宽长比设置为W/L=8×2 μm/180 nm，M1和M2设置为W/L=2 μm/300 nm，输入共模电压为1 V，仿真结果显示前置差分放大器的增益为11.98 dB。ISS是电流源，电流大小为75 μA，M5和M6构成电流镜，为差分放大器提供恒定的尾电流ISS。M8、M9栅极接时钟信号CLK2p。当CLK2p为高电平时， M7和M8导通，形成NMOS的二级管连接，放大电路不工作。当CLK2p为低电平时，M7和M8截止，构成二极管负载连接的差分放大器，信号Vip和Vin输入，两条支路上电流不相等，这样把输入电压Vip和Vin转换成为大小不同的输出电流Iout1和Iout2，再通过电流镜镜像给下一级的锁存器。

图3 前置差分预放大电路

比较器的功耗包括静态功耗和动态功耗，静态功耗主要是前置预放大电路的静态功耗。为了减小芯片工作时的功耗，应尽可能缩短比较器持续工作的时间。本文设计的优点在于，当CLK2p为高电平时，比较器处于采样周期，预放大电路不工作，有效降低了前置放大器的静态功耗。同时，差分结构对环境噪声具有较强的抗干扰能力，可以去除误差信号成分，能够有效地减少由直流失调电压、开关的时钟馈通效应、电荷注入效应而引起的误差[7]。

2.3 锁存电路

图4 锁存判断级电路

如图4所示，锁存电路主体部分是CMOS动态latch结构，由M14 和M15组成的电流触发的PMOS触发器、M16和M17组成的NMOS触发器以及开关M9构成。CLK1p和CLK1n是控制时钟，CLK1n时钟的上升沿和下降沿比CLK1p有一段延时。

锁存电路的工作分为复位周期和比较周期两个时段。在复位周期，CLK1p和CLK1n为高电平，输入差分对管的信号Vip-Vin转化为电流Iout1和Iout2，通过电流镜镜像Iin1和Iin2给锁存电路。M9导通使得差分电流流过，故流过节点A和B的电流相等，因此NMOS触发器和PMOS触发器不能翻转。由于M9具有导通电阻，所以节点A和B之间存在约50 mV的电压差[8]。复位周期，比较器最终输出为两个低电平。

当CLK1p和CLK1n为低电平时，比较器进入比较周期，M9断开，M16和M17形成正反馈连接，因此NMOS触发器首先开始再生。假设VA>VB，M16的栅极电压大于M17，M16的寄生电容放电使得通过M16的电流I2大于通过M17的电流I1，所以VB减小。几百个皮秒后，PMOS触发器也开始再生，进一步加快了整个再生速度，由于M15的栅极电压小于M14，M15导通，M17的寄生电容充电使得A点电压增加。由于再生过程是一个强烈的正反馈过程，这个电压差被迅速放大直到等于电源电压，最终，VA接近电源电压，VB接近零电位，此时M14和M17都被截止。在比较周期，比较器最终输出为一高一低两个电平[9]。

设置NMOS触发器M16和M17宽长比为W/L=3×3.5 μm/180 nm，PMOS触发器M14和M15宽长比为W/L=3×2.5 μm/180 nm。为了减小输入电流对锁存电路的影响，该设计采用M12和M13两个PMOS管。在比较周期，M12和M13导通，屏蔽了输入电流，将差分输入对管与动态闩琐的输出相隔离，减小了回踢噪声。同时，锁存器只有在翻转状态才消耗功率，没有静态功耗。为了加快比较速度，该级使用了两级正反馈，只需几百皮秒的可再生时间，故能实现快速比较。

2.4 输出缓冲级电路

应用到流水线ADC中，该比较器的输出要接一个输出缓冲电路，调整比较器输出波形，增强驱动能力。如图5所示，输出缓冲级采用的是两个反相器级联，输入信号VA和VB分别是上级锁存电路A、B节点处的电压输出。

图5 输出缓冲级电路

由于锁存器输出的高电平不是标准电平或波形不理想，需要使用连续两个反相器来给波形整形，变为标准电压的高电平输出，这样可以增加驱动的能力，同时减小传输延时。为了减小芯片功耗，应尽量减小比较器持续工作的时间，所以采用时钟信号CLK2n控制比较器的输出级。

设置M18，M19，M20，M21宽长比为W/L=2 μm/180 nm，时钟信号CLK2n是CLK1p经过一级反相器后的信号。当CLK1p为高电平时，锁存器复位，CLK2n为低电平，M22截止，反相器不工作，降低了功耗，而M23和M24导通，所以比较器在复位周期时，比较器的两个输出均为低电平。反之，比较器处于比较周期时，CLK2n为高电平，M22导通，反相器正常工作，比较器的两个输出端一个为高电平，一个为低电平。

3 仿真与分析

在TSMC 0.18 μm CMOS工艺下，采用Cadence公司Spectre系列软件，对高精度电压比较器电路进行仿真，电源电压1.8 V，时钟频率100 MHz，输入共模电压1 V。

图6(a)给出了比较器的瞬态响应波形，分析可知，当比较器处于复位周期时，比较器输出VOUT1和VOUT2均为低电平，处于比较周期时，若VIP-VIN<0.25 V，则锁存器A、B节点初始电压VA0.25 V，则VOUT1为低电平，VOUT2为高电平。

图6(b)给出了比较器最小分辨电压的仿真波形，设置比较电压为0 V，VIP是不断上升的斜坡信号0.9 V～1.1 V，VIN是1 V的直流电压，差分信号VIP-VIN随时间逐渐增大。最小分辨电压是使比较器输出结果翻转的最小电压差，比较器在M1处保持，在M0处翻转，则M0和M1之间电压差即为比较器的精度，约为3.99 mV，相当于9位的比较精度。

图6 比较器在时钟频率100MHz下的响应波形

理想情况下，比较器的输出应当在差分信号为0 V时发生翻转，实际因为器件存在失配，差分信号并不在0 V时发生翻转，失调电压使比较器的传输曲线平移，取M0和M1的中点值作为失调电压，约为

Vos=(14.24+18.23)/2=16.235 mV

对于14位的流水线ADC来说，比较器失调电压的允许范围为由本级量化位数决定的LSB/2[10]，对于第一级3.5位来说，失调电压允许范围是:

16.235 mV<62.5 mV，故本文比较器的失调电压控制在设定要求以内。比较器的具体仿真参数如表1所示。

表1 比较器性能参数仿真结果

4 结论

本文提出了一种应用于14位流水线的高精度CMOS动态闩锁电压比较器，工作于100 MHz时钟频率，1.8 V电源电压，采用TSMC 0.18 μm工艺设计实现。采用前置差分预放大电路，两级动态latch正反馈锁存电路，输出缓冲级电路的设计，达到了要求的性能指标。仿真结果表明，该比较器的输入失调电压为16.235 mV，最小分辨电压为3.99 mV，精度达到了9位，静态功耗2.216 mW。该比较器已成功应用于100 MHz的 14位流水线ADC设计中。

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Designing a high precision comparator for 14-bit pipelined ADC

Xu Weijia，Tian Junjie，Li Yanbiao

(Institute of Science, PLA University of Science and Technology, Nanjing 211101, China)

In order to achieve high performance pipelined ADC, a precision CMOS comparator applied to 14-bit pipelined ADC is introduced. Preamp circuit of a fully differential structure, two dynamic latch circuit and output buffer circuit are used, and the comparator is characterized by high precision and low power consumption. The differential preamplifier amplifies the input signal and improves the accuracy of the comparator. Its isolation effect makes the comparator with low kickback noise and low input offset voltage. The two positive feedback latch structure effectively improves the speed of the comparator. Cascade inverter output buffer stage circuit adjusts the output waveform and increases driving capability. Using TSMC 0.18 μm CMOS process, working in a 1.8 V supply voltage, with frequencies up to 100 MHz, the simulation results show that the minimum resolution voltage is 3.99mV, accuracy reaches nine, offset voltage is 16.235 mV, transmission delay is 0.73 ns, and static power consumption is 2.216 mW. Therefore, the precision comparator has been successfully applied to 14 bit pipelined ADC.

comparator; high precision; positive feedback; offset

TN432

A

10.19358/j.issn.1674- 7720.2017.06.011

徐韦佳，田俊杰，李延标. 应用于14位流水线ADC的高精度比较器电路设计[J].微型机与应用，2017,36(6)：33-36.

2016-09-26)

徐韦佳(1989-)，女，硕士研究生，助教，主要研究方向：集成电路设计。

田俊杰(1966-)，男，硕士研究生，副教授，主要研究方向：现代电子技术。

李延标(1976-)，男，硕士研究生，副教授，主要研究方向：现代电子技术。