三维集成技术及其设计挑战*

闫改珍，徐朝胜，李双喜

(安徽科技学院,安徽 凤阳 233100)

三维集成技术及其设计挑战*

闫改珍，徐朝胜，李双喜

(安徽科技学院,安徽 凤阳 233100)

堆叠多层有源器件的三维集成电路，可以极大的增强芯片性能、功能特性和封装密度，有利于实现异构材质、器件和信号集成的微处理器架构。但目前的三维集成技术仍面临着从前端设计到后端工艺制造的一系列挑战。本文首先介绍了三维集成电路的优势和三维集成的关键技术，在此基础上总结了三维集成电路设计所面临的挑战，最后对三维集成电路设计相关的研究方向作了展望。

三维；集成电路；工艺技术；测试技术

近几十年来，晶体管特征尺寸的不断缩小，驱动着集成电路(Integrated Circuit,IC)飞速发展。然而，随着晶体管的物理尺寸已近器件技术极限，简单通过尺寸缩小提升性能的空间越来越小，只有通过架构的改变满足新的设计需求。与此同时，互连性能随着工艺尺寸减小而恶化，越来越成为片上系统的瓶颈因素[1]。插入中继缓冲器是优化互连性能的常用手段，然而，随着集成电路特征尺寸的缩小与互连线长的增加，需要插入中继驱动器的尺寸与数目急剧上升[2]，从而造成中继器本身在延时、功耗及面积等方面的严重问题。三维集成技术(Three-Dimensional Integration Technology)将多个晶片(die)在垂直方向堆叠，层间通过高速且高密度的硅通孔(Through Silicon Visas,TSVs)相连，从而有效缩短全片内连线长度，并提高器件密度，为片上系统设计提供了新的维度。

1 三维集成电路的优势

3D集成技术不需要进一步减小器件尺寸，就可以在很多方面得到性能上的提升。晶体管可以访问更多的相邻器件，每个电路功能块可以提供更高带宽。同时，由于缩短了导线长度，减小了分布电容，3D集成电路可降低功耗，提高抗干扰能力，改善芯片的封装密度。

1.1 功耗优势

3D IC有助于压缩线长，减小网络中的最长路径。较短的线长有助于减小平均负荷电容，并减少长连接中的中继器个数，而支持中继的互连线的功耗比重巨大。与2D IC相比，在3D IC中平均互连长度的压缩可使连线效率提高15%，使总功耗值减小10%[3]。

1.2 抗干扰优势

3D IC中，互连线的缩短以及由此带来的负荷电容的减小，将会减小同步开关事件引入的噪声。更短的连线意味着更小的线间电容，从而减小信号的线间串扰。使用更少中继器的更短的全局连线也会减少引入噪声和抖动的概率，从而提供更好的信号完整性。

1.3 逻辑扩展的优势

MOSFET的扇出率受制于每个周期内固定的导线电容增益的影响，增加的内部逻辑门负荷受到外部导线电容的极大影响。3D IC降低了导线负荷，因而可以驱动更多的逻辑门，即具有更大的扇出[4]。

1.4 器件密度的提升

在三维结构中，有源器件可以堆叠，芯片的封装尺寸减小了。与2D技术相比，使用3D技术设计的标准反相器所占用的面积(器件区域和金属互连线所占面积的总和)可以得到30%的提升。电路的堆叠使得器件的体积和重量减小，这在无线、便携和军事设备中特别有用。

2 三维集成的关键技术

包含多层有源器件的三维集成电路，可以极大地增强芯片性能、功能特性和封装密度，可以提供很多有利于异构材质、器件和信号集成的微处理器架构。然而，看到3D IC优越性的同时，必须看到3D集成电路技术面临的挑战。同时，用于将不同层的有源器件互连的流程应与当前的硅处理技术工艺兼容。这些流程必须满足量产需求，即：可靠性、高产出率和合理的成本。目前IBM公司已在三维集成工艺中取得突破[5]，简要总结如下：

2.1 晶片薄化(Wafer Thinning)

基于机械研磨和湿法刻蚀的技术可以将200 mm的硅片打磨到20 μm的厚度。为了便于移除体硅，IBM 3D工作组使用了SOI(Silicon on Insulator)和玻璃基座。氧化埋层充当了基座打薄的刻蚀阻挡层,使得高性能的IC制造工艺的使用成为可能，而玻璃基座的使用可以提高对准精度。这两个特征提供了在器件间形成最短路径的手段。在玻璃载体上的最后封装将所有的体硅移除，仅保留器件层和它的金属层。这使得堆叠透明，因此可以进行通孔对齐流程。

2.2 对齐(Alignment)

标准的对齐方法有正面对齐和背面对齐两种。未来高密度3D IC的主要挑战是深亚微米级的对准需求。通过现在的商业对准工具测试，正面对齐方式下最高的3sigma对准精度为1 μm。对于多层堆叠的打薄的IC器件层，不会出现信号的退化，也可以获得良好的对准特性。若使用不透明的载体，穿过硅层时，和波长相关的信号退化会降低对准精度(特别是对于厚于40 μm的硅层)。因此，对于非透明的基片，分辨率和硅的透明性间的折中确实是个挑战。

2.3 键合(bonding)

对于所有类型的键合方法，键合接口的质量与表面的光滑度和清洁度有很大关系。特别是对于熔融物键合，需要原子级的表面光滑。通常在键合之前，采用化学机械打磨和湿法化学表面处理相结合的方法来确保键合表面的清洁和活性。需要控制清洁过程和淀积后退火过程的强度，以减少在键合表面的气泡的形成。键合接口的质量，如键合强度、气泡含量、清洁度对于确保层间过孔制造过程中的高产出率至关重要，此外，绑定技术的温度必须与每个功能层的温度限制兼容。

2.4 层间过孔制作(Inter-device-layer via fabrication)

3D IC技术需要形成高纵横比的过孔。制作这类过孔的制模和金属化工艺过程(如：等离子体刻蚀，金属填充和化学机械打磨)必须与其它的BEOL流程工艺兼容。所有的金属化制作工艺都有过孔最大纵横比的限制，会使每个层有源器件和无源器件的布局受到限制。SOI基座的埋置氧化层可以将传送装置层的厚度控制在非常严格的误差区间。允许垂直方向可以堆叠的层空间仅几微米时，层间过孔的有效纵横比可以最小化。充分发挥3D IC的潜力，需要深亚微米级的过孔直径，与目前的FEOL工艺兼容。因此通过堆叠高性能CMOS器件形成的3D IC的性能和最终的实用性依赖于键合对齐的容差以及深亚微米下互连不同层的高纵横比尺寸过孔的结构和电气完整性。IBM目前已可制作纵横比在6∶1到11∶1的过孔,最小的过孔底部直径为0.14 μm，高1.6 μm,相当于每平方厘米100 000 000的过孔密度。

3 三维集成电路面临的挑战

三维集成技术可有效缩短全片内连线长度，为多核片上系统架构的设计提供了新的维度。但三维集成电路设计仍受TSV工艺、散热、可测试性等方面的约束，面临一系列的挑战。

1) 三维集成电路的设计受TSV的工艺约束。据2013 ITRS[1](International Technology Roadmap for Semiconductors)预测，至2018年，TSV可能的最小尺寸为4～8 μm，而4输入与非门的面积将降低到0.05 μm2，平面金属互连线的尺寸约为0.2 μm，太多TSV无疑会带来巨大的面积开销。与此同时，芯片良率受单根TSV键合成功率的影响，模型如式(1)所示:

y=(1-f)Ntsv.

(1)

当单根TSV键合失败率f为10-4，TSV数目Ntsv在2 000根以上时，芯片的整体良率将下降至80%以下[6]。

2) 三维集成电路面临严重的散热问题。由于在垂直方向上堆叠了更多的有源器件，3D片上系统的功率密度迅速增大,使得片上温度迅速升高,而温度升高会使得器件的漏电流增大，并推动片上温度不断攀升，最终可能使得系统进入热失控状态。

3) 测试问题是三维集成电路中面临的又一挑战。与非堆叠集成电路测试不同，三维集成电路测试分键合前测试与键合后测试两部分，分别完成单层芯片测试与针对多层裸芯集成过程中的整体系统测试，因而三维集成电路将需要引入更多的测试触点，从而增加电路面积，并可能导致平面内的布局布线阻塞。

4 总结与展望

鉴于三维集成技术的优势及其所面临的挑战，国内外学者在下述相关方向展开研究，并成为业界研究热点。

1) 三维片上网络

三维片上网络(Networks-on-Chip,NoC)是三维集成技术与片上网络互连技术的有机结合，通过给路由器增加垂直端口实现相邻层内节点的通信，而各个资源节点则可以保留原有的二维集成工艺。因而，三维片上网络兼有3D集成和NoC互连的优点，在降低通信延时和功耗的同时，系统的可扩展性得到了增强。因而通过三维片上网络拓扑设计充分利用垂直方向TSV通信链路优势，并尽可能减少垂直方向使用的TSV数目是当前业界关注的焦点。

2) 散热管理

散热是三维片上系统的突出问题，目前已有的散热机制主要有物理级散热与体系结构级散热两种。与微槽液冷(Micro-channel Fluid Cooling，MFC)及散热TSV插(Thermal TSV Insertion)等物理散热方法相比，动态调压调频(Dynamic Voltage Frequency Scaling,DVFS)、时钟门控、任务映射与迁移等体系结构级的动态散热管理机制(Dynamic Thermal Management,DTM)具有更小的器件/电路开销，是当前三维片上系统的热点研究内容之一。

3) 三维集成可测性设计

3D片上系统测试的时间优化问题可以通过将扫描链和功能性输入/输出端口映射到一个假定的平面，转化为一个2D问题。但3D片上系统可测性设计需额外引入大量TSV开销用于连接测试扫描链。鉴于大量的TSV会产生较大的面积开销，并对集成电路的成品率产生负面影响，测试环中TSV数目的优化及TSV约束下的测试时间优化成为一项重要的研究内容。

4) 三维光电混合片上互连

大规模片上互连架构中，完全基于电信号的互连架构在通信密集的应用下产生惊人的通信功耗与通信延时。三维集成技术支持异构集成，使得通过片上光互连构建高带宽、低延时、低网络直径的互连架构成为可能。结合片上光互连通信构成混合三维片上网络将成为未来的重要发展方向。

[1] C.P.Che,H.Zhou，D.F.Wong.Optimal Non-uniform Wire Sizing Under the Elmore Delay Model [C].IEEE/ACM International Conference on Computer-Aided Design,1996:38-43.

[2] K.Banerjee，A.Mehrotra.A Power Optimal Repeater Insertion Methodology for Global Interconnects in nanometer Designs[J].IEEE Transactions on Electron Devices,2002,49(11):2001-2007.

[3] S.F.Al-sarawi,D.Abbott，P.D.Franzon.A Review of 3-D Packaging Technology[J].IEEE Transactions on Components,Packaging,and Manufacturing Technology,1998,21(1):2-14.

[4] M.Ieong,K.W.Guarini,V.Chan,et al.Three Dimensional CMOS Devices and Integrated Circuits[C].IEEE Custom Integrated Circuits Conference,2003:207-213.

[5] A.W.Topol,D.C.La Tulipe Jr.,L.Shi,et al.Three-dimensional Integrated Circuits[J].IBM Journal of Research and Development.2006,50(4):491-506.

[6] C.C.Chan,Y.T.Yu,I.H.R.Jiang.3DICE:3D IC Cost Evaluation Based on Fast Tier Number Estimation[C].International Society for Quality Electronic Design,2011:1-6.

Three-dimensional Integrated Technologies and Design Challenges

Yan Gaizhen, Xu Chaosheng, Li Shuangxi

(AnhuiScienceandTechnologyUniversity,FengyangAnhui233100,China)

Three-dimensional integrated circuits, with multiple active device layers stacking up, can not only greatly enhance the chip performance, functionality and package density, but also be able to provide the micro-processor architecture that integrating heterogeneous materials, devices and signals. However, till now, there are still a series of challenges that from the front end engineering to the back end processing for the 3D integrated technologies. In this paper, the advantages and the key technologies of 3D IC are firstly introduced. And then, challenges for the 3D IC design are described in detail. Finally, the future research topics in 3D IC design are forecasted.

three dimension; integrated circuit; processing engineer; test technology

2017-04-17

安徽省高等学校自然科学研究重点项目(KJ2017A501)

闫改珍(1982- )，女，山西人，讲师，硕士生研究生，毕业于太原理工大学，现工作于安徽科技学院，主要从事电子信息教学教育。

1674- 4578(2017)03- 0088- 03

TN403

A