基于SystemVerilog的事务级建模在FPGA测试中的应用与研究

李敬磊++尹新++曾清乐

摘 要：随着FPGA的广泛应用，其设计规模和复杂度也急剧增加，FPGA测试的效率也有待进一步提高。研究了基于SystemVerilog的事务级建模，并结合具体实例研究了其在FPGA测试中的应用。研究表明，基于SystemVerilog的事务级建模可重用性强，使用方便，可使FPGA的测试效率得到极大提高。

关键词：现场可编程逻辑器件；SystemVerilog；ASIC；CPU

中图分类号：TN47 文献标识码：A DOI：10.15913/j.cnki.kjycx.2016.23.116

FPGA（Field Programmable Gate Array，现场可编程门阵列）相比于ASIC和通用CPU而言，其在性能、价格和灵活性方面都较好，已经被广泛应用于航空、航天、通信、汽车工业等领域。同时，其设计规模及复杂度也在急剧增加。如果单纯采用传统FPGA验证方法，构造用例复杂，且用例可复用性低，效率比较低，无法快速地缩短产品研发周期。采用基于SystemVerilog的事务级建模的验证方法，不仅可以搭建通用的事务级模型，从而提高复用性，而且基于SystemVerilog的语言特性可以方便地对模型进行灵活配置，从而提高FPGA测试的效率。

本文简述了SystemVerilog语言的语言特性，介绍了利用SystemVerilog进行事务级建模的方法，之后利用基于SystemVerilog的事务级建模的验证方法验证了FPGA串口功能的正确性，阐述了基于SystemVerilog的事务级建模在FPGA测试中的优势。

1 SystemVerilog简介

SystemVerilog简称SV语言，它建立在Verilog语言的基础上，是IEEE 1364 Verilog-2001标准的扩展增强，可兼容Verilog 2001，并成为了下一代硬件设计和验证的语言。其具有以下特性：①在Verilog基础上集成了C语言的很多特点，具有面向对象特性，有助于采用事务级的验证和提高验证的重用性；②支持约束随机的产生，可以方便地产生约定的数据，从而降低用例构造的复杂度；③支持覆盖率统计分析及断言验证。

SystemVerilog属于面向对象编程语言，也有类的概念，且语法与C/C++类似，可以使用类的封装、对象的生成和使用、类的继承和扩展等特性来搭建事务级模型。

2 基于事务级建模验证的FPGA串口功能

Transaction-level Modeling（事务级建模）简称TLM，它起源于SystemC的一种通信标准。所谓“Transaction level”，是相对DUT中各个模块之间信号线级别的通信而言的。简单而言，一个“Transaction”就是将具体某一特定功能的一组信息封装在一起，进而形成一个类。现以构造一个RS422串口协议模型为例，简要介绍事务级模型的构建。

2.1 RSS422串口模型

RS422串口协议传输时序如图1所示。

在图1中，每一位代表的意义为：①空闲位。处于逻辑“1”的状态，表示当前线路上没有数据传送。②起始位。先发出一个逻辑“0”的状态，表示开始传输数据。③数据位。起始位后紧接着为数据位，数据位长度可以为4，5，6，7，8。④校验位。1 B数据，校验数据传送的正确性，可以分为奇校验和偶校验。⑤停止位。高电平，一个字符数据传输结束的标志，长度为1～2 B。

根据上述RS422串口协议，构建了以下的串口事务级模型。

2.2 基于RSS422串口模型验证串口功能

现有一DUT实现了串口收发功能。具体而言，接收串口输入数据，然后收到回传命令后将接收的数据通过串口发出，串口格式为有效数据8 B、停止位1位、偶校验。为了验证其功能的正确性，搭建了验证平台，将上述的串口模块与DUT对接。利用上述的串口模型构建用例为：

class tc_uart_test；

C_UART_MOD mo_uart_mod；

//根據需求配置串口参数

mo_uart_mod. mo_uart_item.randomize（） with {

mb4_data_len == 8； //配置有效数据长度为8

mb2_stop_len == 1； //配置停止位长度为1

mb_crc_sel == 0； //配置校验方式为偶校验

mb32_pkt_num == 1； //配置数据帧数为1帧

mb32_data_num== 10； //配置1帧字符个数为10个

}；

endclass：tc_uart_test

用例构建完毕后，验证平台按照设定参数自动产生1帧数据，之后通过串口模型将数据驱动到DUT接口，同时，接收DUT发送的串口数据，并发送到指定的文件中。

3 测试结果及其分析

测试仿真结果如图2所示。

用例仿真结果如图2所示。从波形上可以看出，验证平台正确驱动串口输入数据到FPGA输入端口sdin，FPGA正确输出串口发送数据sdout。

比对通过RS422串口模型打印的发送串口数据文件与接收

到的串口数据文件，两者结果一致。这表明FPGA正确接收了输入的串口数据sdin，并将收到的数据正确地通过串口sdout发出，即验证了FPGA串口功能的正确性。对比两个文件结果，采用基于SystemVerilog的事务级建模构建的RS422串口模型，有效、快速地验证了FPGA串口功能的正确性。同时，利用该串口模型还可以构造出指定的帧头和帧尾、含有帧的校验和、定向串口数据等复杂场景的串口激励。该RS422串口模型可以用于多个FPGA项目串口功能的验证，具有良好的可重用性，极大地提高了FPGA测试的效率。因此，基于SystemVerilog的事务级建模在FPGA测试中具有以下优势：①面向对象的编程结构，可以方便地对诸如某个协议接口、某一组特定功能的信号等进行事务级建模；②基于SystemVerilog随机约束的语言特性，可以方便、灵活地对事务级模型进行参数配置，具有良好的可重用性；③基于SystemVerilog的事务级建模可将验证与设计通过接口分离，验证与设计可以分别单独调试，便于对FPGA整个开发流程的管理。

4 结束语

本文结合具体实例构建了基于SystemVerilog的事务级模型，并以此模型验证了FPGA功能的正确性。验证结果表明，基于SystemVerilog的事务级模型具有很好的可重用性，在FPGA测试中极大地提高了测试效率。下一步研究方向为采用基于SystemVerilog的事务级建模方法，结合UVM 、VMM等验证方法学，构造通用的自动化验证平台，从而进一步提高FPGA测试效率。

参考文献

[1]钟文枫.SystemVerilog与功能验证[M].北京：机械工业出版社，2010.

[2]张强.UVM实战[M].北京：机械工业出版社，2014.

〔编辑：张思楠〕