快速锁定的全数字延迟锁相环研究

保慧琴，尹国福

（1.西北工业大学明德学院，西安710124；2.中国兵器工业第213研究所，西安710000）

快速锁定的全数字延迟锁相环研究

保慧琴1，尹国福2

（1.西北工业大学明德学院，西安710124；2.中国兵器工业第213研究所，西安710000）

为了消除芯片内部各模块间的时钟延时，减小时钟相位偏移，设计了一种快速锁定的全数字延迟锁相环结构，只需一次调节过程即可完成输入输出时钟的同步，锁定时间短，噪声不会积累，抗干扰性好。在监测相位差时利用一种新的相位选择方法，配合相应的控制逻辑电路，完成DLL的快速锁定，通过调整延迟单元的延时、个数及相应控制电路的大小，实现宽范围的相位锁定。SMIC 0.18μm CMOS工艺下的仿真结果表明，本设计能够在18个周期内完成输入时钟和输出时钟的相位同步，锁定范围是25MHz～300MHz，最大时间抖动为35ps。

时钟延时；时钟补偿；数字延迟锁相环；宽范围；快速锁定；相位

1　引　言

随着集成电路加工尺寸的不断缩小，时钟的偏斜和抖动对系统性能的影响日益明显。为了保证芯片的内部时钟和外部时钟信号在高速数据交换和传输中保持精确同步，延迟锁相环（DLL：Delay－Locked Loop）越来越多地被引入芯片中，用来生成稳定的延迟或多相位的时钟信号。DLL主要分为模拟DLL和数字DLL两种，模拟DLL［1］可以获得好的时钟抖动性能，但物理实现比较复杂，需要使用饱和电流源，另外，当电源电压降低时，模拟DLL器件会遇到电压死区问题。数字DLL的抖动性能要差一些，但是它有锁定时间短、工艺敏感度低、低功耗等优点，并大大降低了设计难度。

现有的数字DLL大多由鉴相器、延时链［2］、相位选择、控制逻辑组成。参考时钟被传送到系统内部所有需要触发时钟的寄存器，同时产生反馈时钟，鉴相器监测参考时钟与反馈时钟的相位差，参考时钟经过延时链产生一系列不同延迟的时钟，数据选择器根据相位差选择其中一条时钟输出。其中相位选择有很多种方法，但是为了实现数字DLL的快速锁定，一般采用二进制搜索算法或时间数字转换器（TDC）［3－5］。然而数字电路的传播时间是有限的，为了避免二进制搜索控制器［6］发生故障，必须降低时钟速度。另外，采用二进制搜索控制器的DLL锁定时间比采用TDC的DLL锁定时间长。TDC用于快速地将输入时钟与输出时钟间的时间差转换为数字代码，然而这些数字代码通常由D触发器产生，需要消耗大量的面积和功耗。

这种快速锁定全数字DLL，在监测相位差时利用一种新的选择信号产生电路，根据锁存器采样值的特性选择相应的时钟相位，配合特定的控制逻辑电路，在18个周期内完成输入时钟和输出时钟的相位同步，该DLL抖动时间短，频率范围宽，易于实现。

2　全数字DLL工作原理

全数字DLL结构如图1所示，由延迟单元计数电路（延时链、锁存器）、数据选择器、选择信号产生电路以及控制电路组成。全数字延迟锁相环的工作过程分为以下三个步骤：

第一步：输入时钟CLK_IN首先直接输入至时钟网络形成反馈时钟［7］CLK_FB，该反馈信号进入延迟链，产生一系列中间时钟信号，锁存器对这一系列中间时钟信号的值进行采样。采样时间为反馈信号的上升沿到紧接着的输入时钟信号上升沿之间的时间。

第二步：选择信号产生电路根据采样结果产生数据选择器的选择信号，控制数据选择器输出相应的中间时钟信号。此时，输入时钟进入延迟链，产生一系列中间时钟信号提供给数据选择器以选择正确的延时补偿时钟。

第三步：数据选择器的输出信号输入至时钟网络形成反馈信号，此时，反馈信号和输入时钟的相位实现了同步。

图1　全数字DLL结构图

该DLL可以用图2的线性模型分析［8］，图中KDL为延迟单元的增益，Z－1代表延迟，B（Z）为延时补偿调节电路（包括数据选择器和选择信号产生电路）的传输函数，可以表示为：

图2　DLL线性模型

该DLL的系统函数可以表示为：

其中K=0.707［7］，根据公式2可以证明该DLL是稳定的。

3　全数字DLL关键电路设计

3.1延时单元计数电路

设计中用的延迟单元由两个串联的CMOS反相器组成，延迟链中延迟单元的个数为：

其中Tmax是最小输入时钟频率，tdelay是延迟单元的延迟时间。

每一个延时单元都需要一个锁存器对其输出值进行锁存，如图3所示。当DLL_on=0时，锁存器被清零，当DLL_on=1时，锁存器开始工作。若此时控制端Latch_on为高电平，则锁存器接收来自延时链的输出信号，若控制端为低电平，则输入端关断，关断前的输入值被锁存。输入时钟CLK_IN的镜像信号CLK_M直接进入时钟网络产生反馈信号CLK_FB，其镜像时钟FB_M进入延时链。锁存器锁存时间为FB_M中间的上升沿到紧接着的输入时钟的上升沿。锁存器锁存到的“1”的个数就是需补偿延时单元的个数。

图3　延时单元计数电路结构图

3.2选择信号产生电路

选择信号产生电路根据锁存器的输出产生数据选择器的选择信号，控制数据选择器输出相应的延时时钟。通过控制逻辑电路使得延迟调节前锁存器的输出Ti满足如下特性：设延迟链中延迟单元的个数为N，则N位锁存器的值T［1：N］的前i（1≤i≤N）位均为1，后N－i位均为0，如图4所示，i由需要调节的延迟决定。通过识别Ti从1到0的跳变时刻产生数据选择器的选择信号Si，选择信号产生电路单元如图5所示。

图4　T［1：N］值分布图

图5　选择信号产生电路单元

3.3时钟镜像产生电路

时钟镜像产生电路使反馈时钟与输入时钟的相位差转化为需补偿的延时单元个数，其电路图如图6所示。考虑到选择信号产生电路的特殊性，为了防止延迟链的中间时钟信号产生错误的选择信号，必须考虑时钟镜像产生电路中触发器的个数。

图6　时钟镜像产生电路

图6中的触发器是带置位端的上升沿D触发器，D触发器的个数C由下式决定：

其中Tmax为输入到DLL的最小时钟频率对应时钟周期，Tmin为最大时钟频率对应时钟周期。

4　仿真

为了验证设计方案的有效性，采用SMIC 0.18μm CMOS工艺进行了数字DLL设计，工作电压1.8伏，输入时钟的频率范围为25MHz－ 300MHz。综合考虑精度和面积等因素，所设计的延时单元的延时为80ps。延时链包含500个延迟单元，时钟镜像产生电路中触发器的个数为13个。

图7和图8分别给出输入时钟频率为25MHz和300MHz时的仿真结果。通过对比输入时钟CLK_IN和反馈时钟CLK_FB可以看出，延时补偿在DLL_on变为高电平的十八个周期内完成。输入时钟与输出时钟的最大延时为35ps。

表1给出了所设计的全数字DLL与文献中DLL的性能参数比较。可以发现，所设计的全数字DLL锁定频率范围宽，能够快速锁定，且具有较小的抖动。无论是抖动特性还是锁定时间，本设计都好于文献2和文献4。虽然与文献3比，锁定时间较长，抖动特性也略差，但是本设计只在控制逻辑部分使用了少许触发器，大大降低了功耗。

图7　25MHz时的仿真波形

图8　300MHz时的仿真波形

表1　全数字DLL性能比较

5　结束语

随着集成电路工艺和集成系统的不断发展，时钟信号在高速数据交换和传输中必须保持同步。数字DLL以设计难度低、锁定时间短、工艺敏感度低、低功耗等优点，越来越多地被引入系统芯片中，但其抖动性能要差于模拟DLL。本文设计了一种快速锁定的全数字延迟锁相环结构，在输入时钟频率不变的情况下，只需一次调节过程即可完成输入输出时钟的同步，且噪声不会积累。仿真结果表明，在0.18μm CMOS工艺下，对于25MHz－300MHz的锁定范围，该DLL能够在18个周期内完成输入时钟和输出时钟的相位同步，最大时间抖动为35ps。另外，该结构适用于各种加工尺寸的CMOS工艺，通过调整延迟单元的延时、个数及相应控制电路的大小，进而调整锁定范围和精度，可以使得该DLL胜任不同领域的应用。

［1］You－Jen Wang，Shao－Ku Kao.All－Digital Delay－Locked Loop／Pulsewidth－Control Loop with Adjustable Duty Cycles［J］.IEEE Journal of Solid－state circuits，2006，41（6）：653－712.

［2］G K Dehng，J M Hsu，C Y Yang.Clock－deskew buffer using a SAR－controlled delay－locked loop［J］.IEEE J.Solid－State Circuits，2000，35（8）：1128－1136.

［3］J S Wang，Y M Wang，C H Chen.An ultra－low－power fast－lock－in small－jitter all－digital DLL［J］.IEEE Int.Solid－State Circuit Conf，2005，41（6）：422－423.

［4］T Hamamoto，K Furutani，T Kubo.A 667－Mb／s operating digital DLL architecture for 512－Mb DDR SDRAM［J］.IEEE J.Solid－State Circuits，2004，39（6）：194－206.

［5］S Kao，S I Liu.All－digital clock deskew buffer with variable duty cycle［J］.IEICE Trans.Electron，2006，40（6）：753－760.

［6］J.－T.Kwak，C.－K.Kwon，K.－W.Kim.Low cost high performance register－controlled digital DLL for 1 Gbps_32DDR SDRAM［J］.in Symp.VLSI Circuits Dig.Tech.Papers，2003，40（5）：283－284.

［7］Shao－Ku Kao，Bo－Jiun Chen，Shen－Iuan Liu.A 62.5－625－MHz Anti－Reset All－Digital Delay－Locked Loop［J］.IEEE Transactions on circuits and systems，2007，54（7）：182－204.

［8］Yi－Ming Wang，Jinn－Shyan Wang.An all－digital 50%duty－cycle corrector［J］.IEEE International Symposium on Circuits and Systems，2004，2（3）：925－928.

A Fast－locking All－digital Delay－locked Loop

Bao Huiqin1，Yin Guofu2
（1.Ming De College，Northwestern Polytechnical University，Xi'an 710124，China；2.The 213 Research Institute of China Ordnance Industry，Xi'an 710000，China）

In order to eliminate the clock delay among the different modules on a chip and reduce the phase shift of the clock，a new structure of a fast－locking all－digital delay－locked loop is presented in this paper，which can complete input and output clock synchronization with only once adjustment.Utilizing a new method of phase selector when detecting the phase difference to achieve the fast locking of DLL，by adjusting the delay of delay units，the number of delay units and the size of the corresponding control circuit，a wide range of phase－locking can be obtained.The simulation results in the SMIC 0.18μm CMOS technology show that this design can complete the phase synchronization of input clock and output clock within 18 cycles，with the locking frequency range of 25MHz～300MHz and the peakto－peak jitter of 35ps.

Clock delay；Clock compensation；Digital delay－locked loop；Wide range；Fastlocking；Phase

10.3969／j.issn.1002－2279.2016.01.003

TN79

A

1002－2279（2016）01－0011－04

保慧琴（1986－），女，青海省西宁市人，助教，硕士研究生，主研方向：数字延迟锁相环。

2015－05－28