基于FPGA的UART模块设计

王昱煜

本文介绍了一种利用FPGA实现UART通用异步收发器模块的方法，所设计的UART模块充分利用了FPGA硬件可编程性、高度集成性、实时性的特点。实践测试表明，该模块设计具有高可靠性、便于扩展和移植的优点。

【关键词】FPGA UART 状态机

通用异步收发器（Universal Asynchronous Receiver Transmitter，UART）是数字通信领域流行和广泛使用的一种接口设备，它可以和各种标准串行接口，如RS232、RS485等进行异步通信，具有传输距离远、成本低、可靠性高等优点。

一般来说UART通信需要使用专门的接口协议芯片，但是这种协议芯片存在体积较大、接口复杂且成本较高的缺点。此外，这种芯片的结构与功能相对固定，在设计中缺乏灵活性。本文介绍了利用FPGA实现UART通讯的方法，将原来UART专用协议芯片的功能集成到了FPGA中，提高了设计的灵活性与可靠性。

1 UART通讯原理

支持UART的串行接口目前比较常用的有RS232、RS422、RS485等，它们之间的区别主要表现在电气特性上，但最基本的通讯原理是一样的。UART模块接收/发送的都是符合TTL（或CMOS）标准的逻辑电平，与外设之间还需要经过专门的转换芯片将通讯数据转化为符合RS232、RS422或RS485标准的电平。

UART作为一种异步串行通讯方式，数据在通讯过程中是字节为单位按位传输，一般从最低有效位（LSB）开始。典型的UART通讯数据格式如图1所示。

2 UART的FPGA实现

UART通讯模块内部逻辑结构如图2，可分为控制模块、接收模块和发送模块，各个模块的主要功能如下：

控制模块：根据CPU写入的数据配制UART通讯参数，并根据接收、发送模块回送的指令产生相应中断上报给CPU，对接收、发送模块状态进行监控、管理；

接收模块：该模块主要用于将接收到的串行数据转化为并行数据，再以本地总线形式发送给CPU。此外，该模块还将接收过程中的参数上报给控制模块，用于监控管理以及接收中断、错误中断的产生。

发送模块：该模块主要用于将CPU要发送的数据在控制逻辑的调度下转化为串行数据后发送出去，此外该模块还将发送过程中的参数上报给控制模块，用于监控管理以及发送中断、错误中断的产生。

2.1 接收模块的设计

该模块的数据接收过程通过一个状态机来实现，其状态转移图如图3所示，状态转移所用的时钟是波特率时钟16倍频clk16x。整个工作流程如下：

2.1.1 系统复位后

状态机进入idle状态等待起始位，当接收端电平由高变为低（RXD值由1变为0）时即为检测到了一个起始位，状态机进入start状态；

2.1.2 start状态下

等待8个clk16x周期后再判断一次RXD的值，若不为0，则说明之前接收到的是由于线上干扰而引起的虚假起始位，状态机返回idle状态；若仍为0则再等待8个clk16x周期后状态机进入shift状态；

2.1.3 shift状态下

模块每隔16个clk16x周期从RXD上读取1bit的数据进行移位操作，直到读完全部8bit数据后，若奇偶校验被使能，则状态机进入parity状态，否则直接进入stop状态；

2.1.4 parity状态下

模块等待16个clk16x周期从RXD上读取1bit的奇偶校验位的值，之后状态机进入stop状态；

2.1.5 stop状态下

模块等待16个clk16x周期从RXD上读取1bit的停止位的值，之后状态机进入done状态，停止位值经取反操作后用做帧错误校验位；

2.1.6 done状态下

若奇偶校验被使能，且奇偶检验与帧校验均正确，或奇偶校验未被使能，但帧校验正确时，移位寄存器中的8bit数据被存入接收FIFO中，否则该数据被丢弃。状态机将在1个clk16x周期后返回idle，等待新数据。

2.2 发送模块的设计

该模块的数据发送过程通过一个状态机来实现，其状态转移图如图4所示，状态转移所用的时钟是波特率时钟16倍频clk16x。整个工作流程如下：

2.2.1 系统复位后

状态机进入idle状态等待发送FIFO中写入数据，当FIFO的非空标志被置位时状态机进入start状态；

2.2.2 start状态下

模块先发送一个数据起始位，同时从FIFO中读取一个字节的数据放入发送移位寄存器，然后状态机进入shift状态；

2.2.3 shift状态下

模块按照LSB在前，MSB在后的顺序，每间隔16个clk16x周期从移位寄存器中移出1bit的数据，直到移完全部8bit数据后，若奇偶校验被使能，则状态机进入parity状态，否则直接进入stop状态；

2.2.4 parity状态下

模块等待16个clk16x周期从TXD上发出1bit的奇偶校验位，之后状态机进入stop状态；

2.2.5 stop状态下

模块等待16个clk16x周期从TXD上发出1bit的停止位（TXD上为1），之后状态机进入done状态；

2.2.6 done状态下

表示一个字节数据发送完成，状态机在1个clk16x周期后直接回到idle状态，等待发送新的数据。

2.3 控制模块的设计

控制模块的主要作用是根据CPU写入的参数对UART进行配制，此外还能根据接收/发送模块的工作状态产生中断，并上报给CPU。该模块内部结构由一个波特率时钟发生器、三个寄存器以及中断仲裁逻辑组成。

波特率时钟发生器能对输入的系统时钟进行分频操作，从而产生相应的波特率16倍频后的时钟clk16x。

三个寄存器分别是控制寄存器（conreg）、中断使能寄存器（int_en_reg）以及状态寄存器（statusreg）。其中conreg和int_en_reg是只写存储器，它们分别用于存储CPU写入的UART配制参数以及中断使能条件，UART即按照这两个寄存器中被写入的参数进行工作；statusreg是只读存储器，存储了UART工作时的状态数据，CPU通过读取这些状态信息来做出相应的操作。

控制模块在中断被使能的前提下，根据中断仲裁逻辑，向CPU发送三种中断：错误中断、接收中断、发送中断。这三种中断的产生条件如下：

（1）错误中断。当接收数据时，若奇偶校验或帧校验错误，则在接收端RXD上的串行数据全部移入移位寄存器后，该中断即被置位；

（2）接收中断。在接收到新数据，并且接收到的数据被保存至接收FIFO后，该中断即被置位；

（3）发送中断。在发送数据时，当发送FIFO中的数据被发送移位寄存器读空以后，该中断即被置位。

3 结论

本文提出了一种基于FPGA设计和实现UART的方法，通过利用FPGA片上逻辑资源来实现UART的基本功能，其通讯波特率、校验方法、中断方式均可根据实际需要进行配制。此外，利用FPGA的可重配置性，还可以在FPGA上方便的实现多路UART通讯扩展，与传统设计相比，能有效减少系统的PCB面积，降低系统的功耗，提高设计的稳定性和可靠性，并可方便地进行系统升级和移植。

参考文献

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作者单位

苏州长风航空电子有限公司 江苏省苏州市 215151