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云桌面终端电源端传导骚扰和辐射骚扰整改案例

2016-05-19赛宝质量安全检测中心广州510610

环境技术 2016年1期
关键词:电磁兼容

邵 鄂(赛宝质量安全检测中心,广州 510610)



云桌面终端电源端传导骚扰和辐射骚扰整改案例

邵 鄂
(赛宝质量安全检测中心,广州 510610)

摘要:某云桌面终端在进行中国强制性认证(CCC)时,电磁兼容试验项目电源端传导骚扰、辐射骚扰测试均出现超标现象。将重点从PCB板级电路EMC设计方面剖析其测试不合格原因,并给出相应的整改措施,最后对此案例进行总结,给出类似电子产品在PCB设计时的注意事项,以期能给PCB设计工程师提供一些参考意见。

关键词:CCC认证;电磁兼容;PCB板级电路;PCB设计

引言

随着信息技术的发展,基于“远程桌面”和“虚拟桌面”两项技术的云桌面终端在国内一些大公司越来越流行。远程桌面是在PC机内置RDP(Remote Desktop Protocol)协议,使得用户能够在本地无需安装任何应用的条件下,从其他的电脑上远程登录、访问与使用目标桌面,它将目标机上运行界面传输到用户实际的操作机屏幕上,并将键盘,鼠标等一系列的外设输入,传输到目标机,实现交互;虚拟桌面,是一种基于服务器的计算模型,并借助云终端,让管理员与用户能同时获得两种方式的优点:将所有桌面虚拟机在数据中心进行托管并统一管理;同时用户可以通过云终端在局域网或者远程访问获得与传统 PC 一致的用户体验。本文围绕某云桌面终端产品进行中国强制性认证(China Compulsory Certification,CCC)电磁兼容试验项目-辐射骚扰、电源端子骚扰电压测试,将重点从PCB板级电路电磁兼容设计方面分析其测试不合格原因并给出整改对策,最后总结出相关电子产品PCB板级电路电磁兼容设计的注意事项。

1 产品及不合格现象描述

某桌面云终端,塑料外壳,内部有一块PCB,由适配器将市电AC220 V/50 Hz转换为DC+5 V供电,内部PCB主要特点如下:

1)6层PCB,叠层设计为:S→G→P→S→G→S;

2)PCB尺寸有限,元器件布局较密集;

3)集成有LAN、USB、Micro USB、VGA、HDMI、MIC等接口;

4)模数混合,存在高速的DDR3内存模块,数字电路通信速率上百兆赫兹。

关于测试布置、测试要求及测试方法详见GB 9254-2008[1]。电源端子骚扰电压、辐射骚扰测试不合格曲线见图1和图2。

从图1可知,150 kHz~2 MHz测试曲线的整个包络都比较高,并且在低频段超标较严重,尤其在740 kHz频点超标已约13 dB。

从图2可知,30~1 000 MHz测试曲线整个包络比较低,仅仅出现几根毛刺状的单一超标频点,其中108 MHz频点处,辐射发射超标约6 dB。

图1 电源端子骚扰电压测试结果

2 原因分析

2.1 电源分析

电源端子骚扰电压测试实质是接收机的输入阻抗(50 Ω)与人工电源网络(LISN)中的1 kΩ电阻组成的并联电阻(约50 Ω),在被测设备沿电源线反馈回LISN在其两端的取样电压。根据图1测试曲线所知150 kHz~2 MHz整个包络比较高,说明云桌面终端+5 V电源存在低频150 kHz~2 MHz的干扰信号,至于是适配器由AC转DC产生的干扰信号,还是云桌面终端PCB板上耦合的干扰信号,需进一步验证才能确定。

2.2 PCB板Layout分析

PCB设计是否合理,在很大程度上决定了电子产品能否通过EMC要求。如元器件的摆放、禁止布线区域的划分、布线、层数设置、叠层顺序、层间距以及关键信号返回通路是否连续等对板级电路的电磁兼容性能至关重要[2]。

图2 辐射骚扰测试结果

图3 TOP和BOTTOM层布线

如图3所示,桌面云终端的TOP和BOTTOM层布线,存在的明显设计缺陷如下:

1)VGA接口的数模转换芯片的PIN24作为数模转换的参考时钟,如图3左图中的圆圈处,此时钟线是通过中间层走线,过孔到BOTTOM层,最后终结于ADV7123的PIN24。经笔者实测,其高达108 MHz ,并且经频谱分析仪近场探头在VGA线缆附近探试发现,216 MHz频点的幅度高出其余频点约20 dB,这与图2辐射发射首次测试结果不谋而合,即此时钟即为辐射发射的骚扰源。

2)如图3所示,ADV7123、高速HDMI收发器芯片IT66121FN与集成四核的Cortex-A9FPU处理器间存在较长且密集的布线,笔者用近场探头在TOP和BOTTOM层密集的印制线附近来回移动,发现当探头处于密集排线正上方时,216 MHz频点的幅度明显高于其他地方,这充分说明密集的排线充当了辐射发射天线,将电磁能量耦合到空间中了。

3)如图3所示, 密集的过孔导致信号返回通路的不连续,形成了裂缝。信号返回通路在低频、高频时呈现出不同的特性,低频时,信号返回通路是低阻抗路径;高频时,信号返回通路是低感抗路径,即沿信号正下方的地平面(电源平面)返回。若信号正下方的地平面或电源平面形成如图3所示的裂缝,导致返回通路不连续,这样直接增大了电流的环路面积,间接增大了辐射发射的风险。

3 整改措施

3.1 电源整改

1)将适配器更换为优越者(型号:优越者P520)。

2)在+5 V电源输入端增加一个的LC滤波(1 206/ 600 R磁珠、10 uF和0.1 uF0805封装的贴片陶瓷电容)。

经过以上两种措施后,电源端子骚扰电压重测结果如图4所示:整个包络完全低于限值,这也验证了云桌面终端的电源端子骚扰电压测试超标是由原适配器输出干扰信号过大导致。

图4 电源端子骚扰电压整改后重测结果

图5 TOP和BOTTOM层整改措施

图6 辐射骚扰整改后重测结果

注:由于L和N极测试结果几乎一致,N极测试结果不再给出。

3.2 辐射发射整改

1)在TOP层VGA接口附近适当位置露铜,采用导线将地平面跨接起来,增加顶层的VGA接口附近的地平面完整性;

2)在BOTTOM层,如图3所示的平行排线附近适当位置露铜,采用铜箔将其包裹起来,铜箔的适当位置良好接地,以此对底层密集的平行排线进行屏蔽(见图5)。

经过以上两种措施后,辐射骚扰重测结果如图6所示:216 MHz频点的幅度降低约10 dB ,离限值还有近6 dB裕量。

4 结束语

EMC整改并非EMC设计,往往EMC整改难度大,可操作性差,批量生产无法复制整改的措施。因此,强烈建议电子产品设计工程师在设计之初就考虑PCB板级电路的EMC要求。对云桌面终端电源线传导骚扰和辐射骚扰整改进行总结,可以得出以下具体结论:

1)选择滤波充分的适配器;

2)PCB设计时,按照信号速度V≈(F0I0)/tr对信号进行分类处理,其中F0为基波频率,I0为瞬态驱动电流,tr为信号上升时间/下降时间;对诸如系统时钟布线时应尤为注意,应尽可能短,优先且在同层布线,尽量靠近使用芯片管脚,并应在时钟线下方增设完整的地平面,倘若时钟线布线长度大于信号三倍上升时间(ns)应串联一个磁珠或阻尼电阻,其值等于传输线阻抗减去输出驱动器的阻抗。(典型值约33 Ω)

3)PCB布线不宜过长,应尽量短,若无法避免,应在信号线上串联一个如第2)提出的电阻,以减小信号振铃和控制反射。

4)信号布局布线不仅需按照信号流向进行布局布线,更需考虑信号返回通路的连续性,避免地平面和电源平面开槽或形成裂缝。若不可避免开槽或裂缝,应在信号线两边2.54 mm内就近放置1 nF~1 uF的缝合电容以提供一个低阻抗的返回通路。

参考文献:

[1] GB 9254-2008,信息技术设备的无线电骚扰限值和测量方法[S].

[2] 江思敏.PCB和电磁兼容设计[M].北京:机械工业出版社, 2006, 3.

邵鄂(1986.11-)男,毕业于电子科技大学,硕士学位,工程师职称。现任工业和信息化部电子第五研究所质量安全检测中心电磁兼容室工程师,主要从事电磁兼容检测、设计与对策等研究工作。

Rectifi cation Case of Conducted Disturbance and Radiation Disturbance of Power Supply of Cloud Desktop Terminal

SHAO E
(CEPREI, Guangzhou 510610)

Abstract:A cloud desktop terminal in the China Compulsory Certification process, both conducted disturbance at the mains ports and radiated disturbance failed to pass electromagnetic compatibility test. This paper will mainly focus on the test failure causes analysis from the aspect of EMC design of PCB board-level circuit, and the corrective measures will be given. Finally, this paper summarizes this case, and gives the precautions for the PCB design of similar electronic products for the PCB design engineers.

Key words:CCC certification; electromagnetic compatibility; PCB board-level circuit; PCB Layout

作者简介:

中图分类号:TN609

文献标识码:B

文章编号:1004-7204(2016)01-0032-04

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