用于图像传感器的扩展计数模数转换器设计

郭 强，陈 楠，姚立斌



用于图像传感器的扩展计数模数转换器设计

郭 强，陈 楠，姚立斌

（昆明物理研究所，云南 昆明 650223）

扩展计数（extended counting）模数转换器（ADC）合并了Sigma-Delta(SD) ADC的高精度和奈奎斯特率ADC的高速低功耗优势，具有中高精度和中等的转换速度，在图像传感器方面具有很好的应用前景。以ΣΔ ADC与逐次逼近（SAR） ADC的组合结构的扩展计数ADC为例，基于0.35mm的CMOS工艺，对其进行了电路层面的设计。通过电路级仿真验证了该工艺下ADC的功能并且得到了部分的性能参数。

扩展计数；模数转换器；图像传感器；读出电路

0 引言

随着电子技术水平的提高，图像传感器也向着数字化的方向不断发展。与传统的模拟电路相比，数字化后的图像传感器具有更好的抗干扰性能，并降低整个成像系统的成本和复杂度[1]。图像传感器的数字化需要额外的模数转换器（ADC）电路，因此也不可避免地带来了电路功耗的上升。同时，数字化后整个图像传感器的输出由ADC转换为数字信号，其性能受限于该ADC的精度和转换速度。因此，用于图像传感器的ADC电路具有速度、精度功耗方面的要求，同时鉴于不同的应用方式还有尺寸方面的限制。

ΣΔ ADC具有很高的精度，其通过对信号的过采样来降低噪声的影响，以此提高转换的精度[2]，也叫过采样ADC。但是过采样的转换过程增加了处理的数据量，降低了转换速度并增加了功耗，限制了其在图像传感器中的应用。相对于ΣΔ ADC，SAR ADC为代表的奈奎斯特率ADC，由于其对信号以奈奎斯特率进行采样和转换，转换过程处理的数据量大大降低，因此速度远胜ΣΔ ADC，功耗也更低，但是很难取得较高的精度。为了缩小上述ADC的不足，平衡它们在速度、功耗和精度等方面的性能，便产生了扩展计数ADC这种结构。

扩展计数ADC融合了ΣΔ ADC和奈奎斯特率ADC的结构，并将每一次转换过程分成了2个阶段[3-7]，分别交由ΣΔ ADC和奈奎斯特率ADC进行处理，并以此在ΣΔ ADC的精度和奈奎斯特率ADC的速度、功耗方面取得了平衡[3,4,6-8]。同时，扩展计数ADC又有着较为简单的结构，能够更好地应用于图像传感器读出电路。

1 原理

扩展计数转换这种技术，将每一次转换分解成粗、细两个转换过程。先对输入的模拟信号进行计数转换，实现粗转换。待粗转换完成后，再对余下的部分进行细分，完成扩展转换以实现细转换[3,6,9]。转换完成后，输入可表示为：

IN＝×1＋×2(1)

式中：IN是输入的模拟信号；、分别是粗、细转换的转换结果；1、2分别是粗、细转换的单位。

扩展计数转换的原理如图1所示，其转换过程相当于用不同刻度的尺子对物体进行测量。先用以1为单位的尺子，完成宏观尺度上的预估；对于超出，却又不足1的部分，可用2尺度的尺子进行精确的测量。

图1 扩展计数转换原理

用于计数转换的ADC，通常选择一阶ΣΔ ADC。因为ΣΔ ADC可以通过对输入信号的过采样，来降低噪声的影响，以提高整个ADC的精度。为了提高整个转换的速度，用于扩展转换的ADC，一般则选择一些如SAR ADC、单斜率（single slope）ADC[10]、循环（cyclic）ADC[11]等奈奎斯特率ADC[7]。

2 电路拓扑结构

设计的扩展计数ADC由1个一阶ΣΔ ADC和SAR ADC组合而成。用于实现扩展计数转换的ADC的基本结构如图2所示。

图2 扩展计数ADC拓扑结构

输入信号通过ΣΔ ADC，完成了计数转换，可以得到一组数字输出D和积分器上剩余电压的RES（余量电压）。接着D会由数字累加器统计得到扩展计数ADC输出的高有效位（MSB）[3-8]；而RES则被送入奈奎斯特率ADC接受扩展转换，并得到扩展计数ADC的低有效位（LSB）。上述转换过程可以分别表示为：

式中：IN是ADC的输入信号；1和2分别是ΣΔ ADC和奈奎斯特率ADC的精度；REF1和REF2分别是ΣΔ ADC和奈奎斯特率ADC的基准电压；I和S分别是ΣΔ ADC中积分器的积分电容和采样电容；B和分别是奈奎斯特率ADC的数字输出和转换误差。合并(2)、(3)式，可以得到整个扩展计数过程的转换结果：

3 电路实现

为了适应图像传感器应用的需要，通常需要ADC要达到14位的精度且要求其尽可能小的功耗和面积，同时要求ADC至少要达到30kS/s的转换速度。

基于功耗等方面的原因，选择了一阶增量型ΣΔ和SAR ADC的组合形式作为扩展计数ADC的基本结构，其电路构成如图3所示。

图3 扩展计数ADC的电路结构

图3中，扩展计数ADC使用了loading -free技术（使用SAR电容阵列替代ΣΔ ADC中的积分电容参与计数转换）[5,9]。使用该技术后电路具有以下优点：①节省电路面积。loading-free技术引入后，电路节省了一个积分电容。通常电容在芯片中会占用大量面积，因此该技术对于提高芯片利用率有重大意义。②使用loading-free技术后，计数转换后的余量电压直接保存在SAR ADC的电容阵列上，节省了二次转换的采样周期，同时也避免了二次采样过程中余量电压的损耗，在一定程度上提高了ADC的精度。

用于控制扩展计数ADC工作的时钟序列如图4所示。

图4 扩展计数ADC的控制时序

其中CLK是电路主时钟；RST是全局电路复位信号，用于每次转换开始时对电路各模块进行初始化，同CLK一样由外部电路提供；S1、S2是对积分器的控制信号；S3是动态比较器的控制信号；S4是电路工作模式的控制信号，其高电平时ADC工作在计数转换状态，低电平时工作在扩展转换状态。

在确定了上述结构的基础上，综合多种因素选择了6位ΣΔ ADC和8位SAR ADC的组合，进行设计。基于以上组合，可知扩展计数ADC的转换周期需要至少72（26＋8＝72）个时钟。因此，为了实现不低于30kS/s的转换速度，需要保证ADC电路时钟驱动的频率不低于2.16MHz（72×30kHz）。本文中的ADC选择了3MHz的时钟频率，可以实现40kS/s的转换速度。

确定了以上性能参数后，通过行为级仿真，就可以得到各模块的具体性能要求，并基于仿真结果，进行电路子模块的设计。

3.1 运算放大器

通过对ADC的行为级仿真，可以得到6位ΣΔ ADC和8位SAR结构的扩展计数ADC为了获得足够的精度，要求运算放大器的性能需要达到80dB增益和10倍电路工作频率的带宽要求。结合电路工作稳定性的需要，最终可以得到运放的性能指标为80dB增益，30MHz带宽和不低于60°的相位裕度。

针对以上的性能要求，运放的设计采用了共源共栅（cascode）结构的电流镜运放，其在0.35mm CMOS工艺下可实现60dB的增益，不足的20dB增益可以通过4个辅助运放单元，采用增益自举（gain booster）的结构来弥补[12-15]，具体的电路结构如图5所示。

图5 带增益自举结构的运算放大器

图中EN（低有效）作为运放的工作开关，其作用是可以在ADC运行在扩展转换阶段关闭运算放大器，以节省功耗。为了适应图像传感器应用的需要，设计的运放采用了差分输入，单端输出的结构，其仿真结果如图6所示。

图6 运算放大器仿真结果

可以看出，该运放是一个多极点系统，其主极点位于1kHz处，第2个极点在60MHz附近。整个运放的性能达到了88dB的增益和32MHz的带宽，相位裕度约65°，同时可以测得其功耗约为65mW，可以满足扩展计数ADC在图像传感器中应用的需要。

3.2 比较器

图7所示为该扩展计数ADC中使用的比较器结构。该动态比较器由时钟信号CLK的低电平控制，定期向PMOS管1～4的栅极充电，并在CLK的高电平时对其放电。因为在放电过程中，输入NMOS对管的栅电压不同，使其放电电流也不同，放电时间就存在差异。于是，先放电完成的支路会拉低另一个支路的PMOS管栅电压并拉高输出，同时本支路的PMOS栅电压被拉高和输出被拉低，以此得到比较结果，维持比较结果并输出，之后等待下一个时钟周期的到来。

该结构的优点在于静态功耗几乎为0，只在时钟信号发生变化时消耗少量功耗。对于其性能指标，要求比较器能够在ADC的工作频率下正常工作，且分辨率小于ADC的0.5×LSB[2]。

图7 动态比较器结构

3.3 SAR DAC电容阵列

传统的SAR DAC电容阵列是由2＋1个（2是SAR ADC的精度）电容并联组成的，并通过开关控制，其具体的结构如图8所示。

图8 SAR DAC电容阵列结构

在图9中，一个2位的SAR DAC由个电容阵列和2个电阻阵列（＋＝2）组合构成。SAR DAC的电容阵列面积却缩小为原来的1/2。由于电阻阵列可由多个ADC单元公用，因此电阻阵列的功耗和面积几乎可以忽略。这在图像传感器中的应用是十分有利的。

3.4 相关的数字电路

扩展计数ADC中使用到的数字电路主要有时钟产生电路、数字累加器和SAR DAC的逻辑控制单元。

图9 C-R结构的SAR DAC

其中，时钟产生电路用于产生各模块所需的时钟信号，完成对整个电路总的控制功能；由于整个ADC仍是基于开关电容阵列工作的，所以要求其产生非交叠的时钟。数字累加器则用于对计数转换中产生的比较器结果进行统计，产生并保存整个扩展计数转换的MSB。SAR DAC逻辑控制单元，在时钟产生单元的控制下实现对SAR DAC电容阵列参与转换的行为控制，并保存扩展转换的结果。其具体的结构都比较成熟，这里不再过多叙述。

4 仿真结果

本节的测试结果是在0.35mm的CMOS工艺下设计，并通过Spectre仿真器进行仿真。图10是该ADC在瞬态仿真中积分器的输入输出波形。可以明显的看出扩展计数转换的两步转换过程。在计数转换阶段，信号通过SAR电容阵列的输入端Ca-In，对积分电容进行充电，并将积分结果通过其输出端Ca-Out送至比较器。在扩展转换阶段，电容阵列的输入输出对调，每一步的转换结果由其输入端Ca-In输出到比较器进行比较。

图10 积分器输入输出曲线

同时，我们还可以更直观地看到两步转换的速度差别。计数转换占用了64个时钟周期来完成14位扩展计数转换中的高6位，需要花费整个转换周期的80%以上；而扩展转换则只花费不到20%的转换周期，就完成了余下的8位数据的转换。通常，在转换速度和功耗都允许的情况下，应该尽量选择更高精度的计数转换，以提高整个ADC的有效精度。同时，通过图10还可以看到，在扩展转换阶段由于运算放大器停止了工作，所以Ca-Out端的电压降低到了0电位。

通过对扩展计数ADC的瞬态仿真，可测得其平均功耗为93.6mW，其中模拟部分61mW，数字部分32.6mW。

扩展计数ADC的输入输出曲线仿真如图11所示。该ADC显示了良好的线性度。

图11 扩展计数ADC输入-输出特性曲线仿真结果

5 结论

从电路的角度分析了扩展计数ADC的原理和结构，并设计了一款扩展计数结构的ADC。该ADC基于0.35mm的CMOS工艺进行设计，结合了6位的ΣΔADC和8位的SAR ADC，能够达到40kS/s的转换速度。设计中使用了loading-free技术的扩展计数ADC结构和-型的SAR DAC结构，减小了电路面积的同时提高了电路的精度。通过仿真得到了其正常工作时的功耗为93.6mW，并验证了其良好的线性度，验证了其用于图像传感器电路中的可行性。

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Design of Extended Counting ADC Applied in Image Sensors

GUO Qiang，CHEN Nan，YAO Libin

(Kunming Institute of Physics, Kunming 650223, China)

The extended counting analog-to-digital converter (ADC) combines the accuracy of ΣΔADC and the speed and power consumption of Nyquist-rate ADC. It has a good application foreground for its high resolution with a medium conversion speed. The combination of ΣΔADC and successive approximation register (SAR) ADC has been chosen as the structure of extended counting ADC, and the extended counting ADC has been designed and simulated based on the 0.35mm CMOS technology. The extended counting ADC has been verified and some properties have been given by the simulation.

extended counting，analog-to-digital converter，image sensor，readout circuit

TN492

A

1001-8891(2016)06-0188-05

2015-12-10；

2016-03-04.

郭强（1987-），男，陕西咸阳人，硕士研究生，研究方向为混合信号集成电路设计。

云南省科技厅应用基础研究计划重大项目（2013FC009）。