硬件仿真加速器进入数据中心级时代



硬件仿真加速器进入数据中心级时代

本刊记者薛士然

目前，有以下3种仿真方式可以选择：软件仿真、FPGA仿真和硬件仿真。随着SoC/ASIC设计尺寸的不断增大，结构越来越复杂，硬件仿真的优势越来越明显。在项目规划时间不断紧缩的情况下，公司对于硬件仿真加速容量的要求也越来越高，每两年就会翻一番，主要是由于验证复杂性增加，对质量、软硬件集成和功耗要求也更高。

近日，Cadence Design System(现已正式更名为“楷登电子”)，推出了业内第一个数据中心级硬件仿真加速器Palladium Z1(以下简称Z1)，Cadence全球副总裁兼系统与验证事业部经理Daryn Lau称“这是一个远远超越客户需求的产品，无论哪种产品验证都离不开它”。

Z1与上一代产品Palladium XP II相比，仿真处理能力提高了5倍，容量密度提升了8倍，最多能同时处理2 304个并行作业，16个机架一起工作时容量可扩展到92亿门，而Palladium XP II的这两个数据分别为512和23亿，Z1的占地面积却只有Palladium XP II的92%。从初级的架构分析，到模块、芯片和系统集成，再到软件开发和系统验证，Z1平台可以用于多种设计和验证阶段。

Palladium Z1为什么可以加速产品上市？

一个验证工具的工作效率与其构建、分配、运行和调试阶段的工作息息相关。

在构建阶段，硬件仿真器运行之前，需要对数百万门的设计进行编译，这个工作的用时可能是数天，而如果使用VXE软件，在Z1平台上一个工作站就可以达到140 MG/Hz的编译速度，这样在一天内就能够实现多个设计的转变。

在仿真资源分配阶段，往往会出现多个用户都想进入系统来完成各自验证工作的情况，如果能够对任务进行动态分配，或者对正在进行的任务重新分配，就可以最大程度地提高利用效率，Z1就配备了再构造、再分配以及外设重定位再分配能力，能够实现系统资源的高效管理。此外，因为有先进的4MG任务尺寸粒度，Z1还能同时运行从IP模块到子系统、再到系统级设计的多个任务。

在运行阶段，Z1会根据优先级运行验证模拟工作，支持多种使用模式，可以确保验证过程能够涵盖硬件、软件集成相关的所有要素，此外，Z1能够实现主要接口协议的全面覆盖，在运行时性能高达4 MHz，确保快速运行设计，鉴别设计中存在的潜在问题。

Z1可以支持运行时调试和离线调试，在启动运行时调试时，平台运行性能不会出现显著下降。另外，离线调试能够捕捉运行记录，并将捕捉到的数据在线下进行调试，这样就为其他任务释放了宝贵的仿真资源。更为关键的是，离线模式还能够拥有在线调试的大部分功能设置。

在仿真的每一个阶段，Z1都能够高效地对设计进行验证，Daryn说“在芯片投片之前，Z1已经能够将验证做得非常彻底，这样就大大降低了重新流片的风险。”

软件才是硬件仿真平台的最大挑战

在被问及如此超前需求产品的研发周期时，Cadence公司硬件系统验证部门产品营销总监Michael Young这样解释：上一代产品Palladium XP II是在2013年9月份发布的，Z1与它仅仅隔了两年多一点的时间，这是因为Cadence在2001年的时候就已经发布了Palladium系列的第一款产品，凭借十几年开发经验的积累才使得Z1如此快速地上市。他还特别强调：相对于硬件开发来说，软件才是Z1开发中遇到的最大挑战。

Z1的计算引擎由高级自定义处理器网格组成，该处理器网格使Z1的处理性能非常强大。Emulation Development Kit(EDK)是Cadence开发的一种预先设计配置好的，在机架外的高性能、高精度、可远程访问的系统级验证解决方案，Z1和EDK通过网络进行连接，全球各地的硬件工程师、软件工程师、固件工程师和系统工程师就可以通过EDK与Z1相连，共同进行设计的仿真验证，从而充分利用计算资源、缩短开发周期。当然Z1和EDK也可以单独使用，由客户灵活选择。

除此之外，给客户带来更好使用体验的是其VXE软件，它集成了仿真、仿真加速及单一环境仿真功能，可以实现快速初启，具备杰出的调试和热交换能力，可以在单一工作站实现快速、全自动且可以预测的设计编译。

移动时代对芯片功耗提出了非常苛刻的要求，为此Z1也提供了系统级的功耗验证，通过集成式的Cadence SimVision波形查看器和日志文件信息，可以验证功率意图；Cadence Genus功率估算引擎，能够识别仿真通常捕捉不到的真实峰值，进行软件、硬件设计的全系统功率分析。

Michael还表示，Z1在软件、接口和使用方法上与已有产品兼容，已有客户升级到Z1，完全不会感到生疏。