中波发射机DRM改造的延时系统设计

2015-12-22栾立峰哈尔滨广播器材有限责任公司黑龙江哈尔滨150078

中国新技术新产品 2015年12期

关键词：边带工控机中波

栾立峰（哈尔滨广播器材有限责任公司，黑龙江　哈尔滨　150078）

中波发射机DRM改造的延时系统设计

栾立峰
（哈尔滨广播器材有限责任公司，黑龙江哈尔滨150078）

中波发射机进行DRM改造时，包络和相位的延时控制影响着发射信号的性能质量，本文对延时系统的改造提出了一种设计方案，介绍了调整延时的实现方式和获取延时值的办法。

自动延时系统；DRM播放卡；整样本延时；分级延时

目前使用的模拟中波发射机为了兼顾功放的线性度和功放转换效率，一般都将传输信号的包络和相位分成两个独立的通道传输。发射机采用这种方式进行DRM改造时需要充分考虑到信号包络和相位复合重建的延时，对包络和相位的延时调整是模拟中波发射机进行数字化改造的关键。

编码调制后的DRM包络和相位信号由发射机的两个路径分别处理，其中一路包络信号经过包络提取、放大，另一路相位信号经过相位提取、频率综合器输出RF及RF驱动放大，之后两路信号在功放末级合成射频信号输出。经过两路路径分别处理过的相位和包络存在着延时差，不能在功放末级很好的合成，最终导致DRM子载波信号间相互干扰。一般随着延时的增加，子载波之间的相互干扰越来越大，发射机的信号质量也将更加恶劣。因此中波模拟发射机在进行DRM改造时，需要设计自动延时调整系统来处理包络和相位之间的延时差，提高发射信号质量。

一、自动延时系统

自动延时系统基于工控机的DRM复用器和工控机PCI上的DRM播放卡实现，包括延时值获取部分和延时调整两部分构成，延时值的获取由DRM复用器完成，发射机末端输出的射频RF信号耦合采样后经射频RF调谐电路处理后产生12 kHz的中频信号，中频信号由工控机声卡以48kHz 采样后进行同步处理（时间同步、频率同步和帧同步），经IQ解调后得到IQ基带码流，根据延时的相关算法计算出得到的延时值。延时调整工作由PCI上的DRM播放卡实现，工控机程序通过PCI总线向DRM播放卡发出延时调整指令，同步输出延时值，之后FPGA电路解析指令实现延时调整。

二、获取延时值方法

DRM延时值的获取先要采用简单的算法，进行时间和频率同步，形成接收信号环路基带形式，快速从发送和接收的信号中找到相同DRM符号。接着进行延时粗调，工控机用声卡以48 kHz速率对接收端信号采样，采样值的分辨率满足不了要求的1μs，因此需要对相同符号进行重新取样来增加获取相同符号的取样分辨率，使取样分辨率提高至1μs，由相关算法确定延时粗调值，完成延时的初值估计。最后一步是延时追踪，延时粗调后，采用二分法利用DRM信号的MER（调制误差率）或边带能量实现跟踪细调，最后实现发端输出的DRM信号满足标准要求，保证信噪比大于35dB。

现场实践发射机自动调整延时后（默认此时延时为零），手动增加延时100μs，计算两个通道的延时估值，算出两个通道的相对延时与手动延时100μs之间的差值。使用二分法进行延时跟踪细调，在延时估值t的基础上左右偏移10μs、5μs、3μs、1μs直到边带能量或调制误差率达到判别标准（大于35dB）。当延时接近100μs时边带能量值最小，调制误差率最大。使用调制误差率需要时间及频率同步，进行OFDM解调，然后根据获得的星座图来计算延时，比较复杂。使用边带能量计算仅需要获得DRM 的中频信号就行，简单便捷。

三、DRM播放卡

DRM播放卡的功能是将工控机程序发来的并行16位音频数据流转换成串行数据送至音频接口芯片，数据流被转换成标准AES3信号输出。同时DRM播放卡还要负责对DRM信号的包络通道和相位通道进行自动延时调整。

PCI接口电路将PCI总线转化成本地总线，接口芯片是PCI9054。本地数据缓存采用大容量高速的16k×36同步CY7C436B3，工作频率可达133MHz。DRM播放卡的控制中心由FPGA电路构成，它负责缓存的时序控制信号和功能设置、耦合接口芯片的总线信号控制和串行数据的转换，同时还要完成延时系统的自动调整。

四、程序设计思想

FPGA控制延时调整，设计程序语言为VHDL，系统时钟为24.576MHz。程序由5个模块组成，PCI接口命令寄存器，分级延时调整、外部缓存配置、外部缓存接口和整样本延时。主机软件将延时值设置为分级延时与整样本延时，提高了调整延时的时效和精确度。

整样本延时调整是将两路信号通道中的一路整数个样本值丢弃，另一路保持不变，这样保持不变的那一路通道的数据相当于比丢弃整数个样本值通道的数据延迟发送。采样速率为48kHz，则延时调整步长T1=1/48kHz≈21μs ，即整样本延时只能以步进T1的整数倍调整，采用整样本延时可以迅速的将延时值的误差调整在一个T1时间内。分级延时负责调整整样本延时调整后剩余的一个T1时间内的延时调整，一个样本内的延时时间被平分成512 级，则调整步进为T2=21/512/24.576≈41ns。分级延时调整实施时，位于FPGA内部的串行输出的数据和时钟信号同时转移至移位寄存器，移位寄存器输出0～511级，主机指令决定选择哪一级来完成延时调整。