高速串行数据发送接收芯片CY7B923／933的原理及应用设计（中）

2015-12-11耿启立

地质装备 2015年3期

关键词：低电平高电平寄存器

耿启立

（中国地质装备集团有限公司，北京 100102）

（续上期）

3 接收芯片

3.1 封装及引脚

接收芯片CY7B933有28脚SOIC、PLCC和LCC三种封装形式，SOIC封装如图6所示，PLCC／LCC封装如图7所示。引脚功能如表3所示。

图6 CY7B933SOIC封装示意图

7 CY7B933PLCC／LCC封装示意图

3.2 芯片构成及功能

CY7B933接收芯片主要由串行数据输入、PECLTTL电平转换、同步时钟、成帧器、移位寄存器、解码寄存器、解码器、输出寄存器和测试逻辑等单元构成，内部功能框图如图8所示，各单元功能详述如下。

图8 CY7B933内部功能框图

3.2.1 串行数据输入

INA±和INB±差分对是接收芯片的数据位流输入端口，由A／B输入端来选择。当A／B为高电平时，选择INA±为串行数据位流输入；当A／B为低电平时，选择INB±为串行数据位流输入。A／B端口和光纤接口模块的ECL 100K信号兼容，当选用TTL电平芯片作为A／B端口控制时，需通过上拉电阻对A／B端口上拉。

INA±和INB±差分门限容许导线互连滤波损失或传输衰减大于20dB（VDIF＞50mV），亦可直接连接到光纤接口模块（任一ECL逻辑系列，不限于ECL 100K），其共模容限限定为单端口电压范围，允许最高输入为VIN＝VCC，允许最低输入为VIN＝GND＋2.0V。

表3 CY7B933引脚功能说明

3.2.2 PECL－TTL电平转换

INB（INB＋）和SI（INB－）输入功能由SO管脚的连接方式确定。如不需要PECL／TTL转换功能，SO管脚连接到VCC，内部传感器电路检测到该连接方式，INB±设置为差分对输入（差分串行数据输入）；如需要PECL／TTL转换功能，SO管脚连接正常的TTL负载，INB＋设置为单端ECL 100K输入，INB－设置为单端ECL 100K状态输入（SI）。

3.2.3 时钟同步

时钟同步功能由内嵌PLL锁相环通过跟踪输入位数据流频率、“对齐”串行数据变换和PLL内部位速率时钟相位来完成。时钟同步单元还包括以字节为单位从移位寄存器向解码寄存器传送数据的控制逻辑，控制传输数据的计数器由成帧器逻辑进行初始化，来自位计数器带缓冲输出的CKR用于控制解码寄存器和输出寄存器的传送。

时钟输出逻辑设计为：当帧重构使计数器被终止时，CKR的周期和脉冲宽度均不会小于正常状态。依据帧重构发生的时刻，帧重构可以延展CKR周期90%以上，CKR正向脉宽和负向脉宽均会被展宽。

REFCLK输入提供字节速率参考频率，当没有串行输入数据时，用来提高PLL锁相环的捕获时间和CKR的限制解锁频率偏移。REFCLK频率需在发送芯片CKW时钟频率±0.1%范围内。

3.2.4 成帧器

成帧器逻辑检查输入位数据流中定义字节边界的参数，该组合逻辑滤波器查询定义为特殊字符“逗号”（K28.5）的X3.230符号。当查询到该特殊字符时，时钟同步单元里的自由运行位计数器复位到其初始状态，从而以准确的字节边界正确地进行数据组帧。

串行数据出现的随机误码，会使某些数据参数错码用K28.5来标识，从而导致数据组帧错误。正常信息数据组帧期间，RF输入禁止帧重构可以避免数据组帧错误。当RF保持低电平时，HOTLink接收器对输入数据反序列化；当RF上升为高电平，直到检测到K28.5前，RDY被禁止，之后迅速将RDY恢复到正常功能。在RF维持高电平期间，误码可能引发组帧错误，之后的所有数据将被损坏。同样，K28.7 后跟着 D11.x、D20.x，或者 SVS（c0.7）后跟着 D11.x将产生 K28.5字符，引发组帧错误。在RF维持高电平期间，必须禁止这些序列。

如果RF保持高电平时间大于2048字节，成帧器变为双字节组帧，和单字节组帧比较，双字节组帧大大降低了产生错误的可能性。

3.2.5 移位寄存器

在同步时钟逻辑同步下，移位寄存器自串行数据输入端口每次输入一位串行数据，将数据按位传送给成帧器，按字节传送给解码寄存器。

3.2.6 解码寄存器

解码寄存器按时钟同步单元确定的逻辑，按字节接收来自移位寄存器的数据，由解码寄存器将数据传送给解码器，解码器一直保持数据到被输出寄存器锁存。

3.2.7 解码器

在解码器内，并行数据由ANSI X3.230 8B／10B编码数据转换为“原始数据”。解码器采用如表2所示的有效数据编码表（SC／D为低电平）和表4所示的有效特殊字符码和序列表（SC／D为高电平）进行解码，SC／D输出低电平表示数据模式，SC／D输出高电平表示特殊字符模式。RVS输出高电平和特定的特殊字符，表示闲置参量或不一致错误。

3.2.8 输出寄存器

输出寄存器用来保存输出数据（Q0–7、SC／D和RVS），并利用字节时钟CKR来同步输出数据，该同步操作确保匹配FIFO接口和其它逻辑的时序正确（CY7B933和FIFO接口示意图如图9所示）。输出寄存器的输出变化由CKR上升沿同步。

图9 CY7B933与FIFO接口示意图

在BIST模式，输出寄存器通过逻辑控制变为线性反馈移位寄存器（LFSR）的参数发生器。当其使能时，LFSR产生包括数据和特殊字符码的511个字节序列。

3.2.9 测试逻辑

测试逻辑包括内置BIST发生器的初始化和控制、测试模式时钟分配多路复用器、解码器控制逻辑等。

4 发送／接收芯片工作方式概述

CY7B923发送芯片和CY7B933接收芯片一起可构成通用高速串行数据传输子系统，采用双绞线、同轴电缆、光纤等作为传输介质，传输速率可达33MB／s。

CY7B923发送器管道数据流如图10所示。当CY7B923被ENA或ENN使能时，CKW上升沿将数据输入锁存到CY7B923发送器。当ENA为低电平时，RP以60%低／40%高的占空比状态强制于低电平，RP可用做FIFO的读选通信号。并行数据流通过编码器和移位寄存器移位输出到OUTx±PECL输出驱动器。位速率时钟由内部PLL锁相环时钟发生器十倍频产生。

CY7B933接收器管道数据流如图11所示。接收器在INx±输入端采样串行数据，内部PLL锁相环锁定在串行位流方式，用来产生内部位速率时钟，实现接收位数据流的反序列化、解码，将接收数据输出到并行输出端。CKR引脚时钟为与并行输出数据同步的字节速率时钟（位速率时钟÷10），RDY引脚变为低电平表明数据或控制字符输出到并行输出端。在K28.5区域，除单个K28.5或连续 K28.5序列的最后一个 K28.5，RDY不会维持低电平。

CY7B933内置由输入SYNC字符（K28.5）来同步的字节成帧器，CY7B933组帧操作如图12所示。当RF管脚为高电平时，允许成帧器工作，在CKR的下降沿，RF被锁存，成帧器查询嵌入在串行数据流中的K28.5字符，当查询到一个K28.5字符，成帧器为后续数据设置字节边界。在成帧器工作允许期间，RDY信号表示组帧操作状态。

当RF管脚为高电平时，RDY脱离其正常操作方式，成帧器在查询串行数据流的K28.5字符期间，RDY为高电平；成帧器由 K28.5字符同步后，当K28.5字符输出到并行输出端，CY7B933将RDY置为低电平。其后RDY是否恢复到正常操作方式，取决于MODE和BISTEN引脚的状态。

在编码方式，当并行数据输出到输出端口，RDY信号占空比为60%低脉冲、40%高脉冲表示RDY处于正常工作方式，在K28.5字符区间，除非在最后一个K28.5字符或为任一单个K28.5字符，RDY不输出低脉冲。在非编码方式，当任一K28.5字符输出到输出端口，RDY信号恢复正常工作方式。

CY7B923发送芯片和CY7B933接收芯片串行接口可以和各类传输介质无缝连接，实现了传输线对接和PECL负载对外围器件需求的最小化。