一种12位分段式电流舵DAC电路设计

卞艳+屠卫洁+徐大诚

摘 要： 针对SoC中DAC设计越来越受面积和功耗的制约，采用分段式结构，提出一种应用于SoC模拟输出前端的12位100 MS/s电流舵型D/A转换器，其中高6位为温度计码，低6位为改进型Fibonacci数列，其减小了DAC的面积和毛刺。电路基于SMIC 0.13 μm CMOS工艺，在1.2 V/3.3 V（数字/模拟）双电源供电下，满摆幅输出电流20 mA。在100 MHz采样频率、49.7 MHz输入信号下，无杂散动态范围（SFDR）达到89.448 dB，INL和DNL均小于0.5 LSB。

关键词： 数/模转换器； 分段式电流舵； 改进型Fibonacci数列； SoC

中图分类号： TN86?34； TN402 文献标识码： A 文章编号： 1004?373X（2015）16?0106?04

Circuit design of 12?bit segmented current steering DAC

BIAN Yan， TU Weijie， XU Dacheng

（College of Information and Electronics， Suzhou University， Suzhou 215000， China）

Abstract： Since the design of DAC in SoC is more and more conditioned by area and power consumption， a 12?bit 100 MS/s current steering DAC applied to analog output front?end of SoC is proposed， in which a segmented architecture is employed. In this circuit， high 6?bit is thermometer code while low 6?bit is the improved Fibonacci Series which can cut down the area and glitch of DAC. Based upon SMIC 0.13μm CMOS process， the full?swing output current is 20 mA under the condition of 1.2 V/3.3 V dual power supply （digital and analog）. Simulation results show that both INL and DNL are all lower than 0.5 LSB， and the SFDR is up to 89.448 dB under the condition of 49.7 MHz input signal frequency at 100MHz sampling rate.

Keywords： digital?to?analog converter； segmented current steering； improved Fibonacci series； system on chip

0 引 言

在信号处理和通信处理应用中，高速高精度数/模转换器的性能在很大程度上已经成为整个系统的瓶颈[1]。用于片上系统（SoC）的CMOS DAC因面积和功耗的要求，更是成为最具挑战性的课题之一。电流舵结构DAC由于速度快、对寄生参数不敏感、易于CMOS 工艺集成等优点而被广泛采用。目前，权位电流源主要有2种加权方式：二进制加权和温度计加权。前者无需译码电路，电流源数目少，减少了开关数量和面积；但中码转换毛刺大，且随着位数的增加，电流单元之间的大小相差加大，导致失配增加，使DAC静态性能INL和DNL变差。后者电流源权重一样，毛刺小，但电流源数目大，需要译码电路，占用芯片面积大[2]。

折衷以上2种方式优缺点，本文提出一种新型加权方式，即改进Fibonacci数列加权[3]，采用分段式结构，设计出一种基于SMIC 0.13 μm CMOS工艺的12位100 MHz的DAC。简化了电路复杂度，缩小版图面积，降低毛刺，性能指标优异，为DAC设计提供了一种有效的实用方法。

1 系统架构及设计

电路系统如图1所示，其中，数字部分包括：译码器、锁存器和8选1选择器，采用1.2 V电源电压；模拟部分包括：电流源、偏置电路与开关阵列，采用3.3 V电源电压。

该电流舵DAC的权电流源包括改进型Fibonacci和温度计电流源2种，降低了中码转换时的毛刺，减少电流源数目和芯片面积。综合考虑面积和INL，DNL的要求，采用6+6分段结构。低6位数字信号经过译码电路和8选1电路给出，高6位数字信号经行列译码电路给出，均由锁存器与开关驱动电路进行同步和交叉点调整，控制电流源阵列的输出电流。设计以最低有效位的电流源作为参考基准电流ILSB，满量程输入时，低6位控制的电流源输出为63ILSB，高6位控制的电流源输出为4 032ILSB，DAC的满量程输出为4 095ILSB（ILSB≈4.884 μA），满量程输出电流为20 mA。

图1 DAC的结构框图

文献[3]中采用Fibonacci数列[4]作为6位单端DAC的电流源权重，且每一权重都为其前2个权重之和，即：

[F0=0， F1=1Fi+2=Fi+Fi+1， i≥0] （1）

由于此DAC只采用7个电流单元数，总和达不到63ILSB，所以每一Fi加上一个固定值W0进行补偿，使得每一位输出有多余电流Ioffset，因而需要在输出端增加额外电路扣除。此外，它会造成差分开关正负端口输出的最大和最小电流值分别不一样而难以应用于差分结构的DAC。因而，针对这些缺点，本文改进了低6位Fibonacci数列DAC，并给出详细的理论分析和公式推导。

1.1 改进型Fibonacci数列的设计及应用

图2为低6位电流源和偏置电路。

图2 低6位电流源结构

改进型Fibonacci数列An（变量）分别为A0=1，A1=2，A2=3，A3=5，A4=10，A5=20，A6=22。DAC的低6位就是利用这7个数作为权重（见图3），其中I=ILSB，Wk即第k个模拟信号输出。若采用大于等于8个电流单元数，虽然分配至电流源间的失配误差减小，但所用的逻辑门数量增加，电路更复杂，版图面积增加。

[Wk=n=06Anβn ， k=1，2，…，64] （2）

图3 译码器真值表

在电流舵DAC中，随机性的失配误差对DAC的静态特性影响较大[5]。设DAC中单位电流源的电流大小为I，方差为σ（I），利用相邻码的电流误差的相对标准差作为DNL的估算值，则DAC相邻码电流误差的方差可以表示为：

[σ2（ΔI）=σ2（Ik-Ik-1）] （3）

相邻码对应的输出电流不相干，式（3）变为：

[σ2（ΔI）=σ2（Ik）+σ2（Ik-1）] （4）

N位二进制译码DAC的最大方差出现在输入中值k=2N-1附近，代入式（4）有：

[σ2max（ΔI）=σ2（2N-1?I）+σ2（（2N-1-1）?I） =（2N-1）?σ2（I） ] （5）

因而最大DNL的估算值（单位LSB）为：

[DNLmax=σmax（ΔI）I=2n-1?σ（I）I] （6）

全温度计码DAC每次只有一个电流源变化，DNLmax估算值为：

[DNLmax=σmax（ΔI）I=σ（I）I] （7）

由图3可知，改进型Fibonacci数列DAC的DNLmax出现在输入中值k=2N-1附近，ΔImax=43I，所以：

[DNLmax=σmax（ΔI）I=σ（43I）I=43σ（I）I] （8）

[ΔIunary≤ΔIFibonacci≤ΔIbinary] （9）

[DNLmax_unary≤DNLmax_Fibonacci≤DNLmax_binary] （10）

因而，改进型Fibonacci数列DAC既利用了二进制码DAC的优点：电路面积小；又发挥了温度计码的优势：差分非线性小。

1.2 单位电流源与开关设计

电流源作为整个芯片的核心部分，其匹配性、面积以及有限的输出阻抗等因素直接影响DAC的静态和动态性能。双端输出DAC的SFDR与单位电流源输出阻抗Zimp关系为[6]：

[SFDR≈-40logRLZimp-12N-2] （11）

式中：[RL]=50 Ω为DAC负载电阻；N=12为精度。当SFDR≥75 dB，Zimp≥3.75 MΩ时，为了提高电流源输出阻抗，采用Cascode结构[7]，见图3。在输入一定频率下，有：

[Zimp=gm3ro3+1·gm2ro2+1ro1//1C0s+ro2//1C1s+ro3] （12）

式中：C0为大尺寸电流源晶体管的寄生电容；C1为M2，M3的寄生电容和连线电容。为了减小M2的寄生电容，其长度尽量取短。当输入频率为10 MHz时，单位电流源的输出阻抗为8.73 MΩ，大于SFDR要求的3.75 MΩ，满足设计要求。

SN和SP为一对差分开关，为了减小其寄生电容，尺寸做的比较小。作为电流舵型DAC，电流源管的随机误差对静态特性影响最大，因此，低6位采用改进型Fibonacci数列译码方式，缩小电路面积，给电流源管提供足够大的空间减小失配[8]，电流源的最小尺寸与积分非线性关系如下 ： [σ（Iu）Iu2=12WLA2β+4A2VT（VGS-VT）2≤12C2N2] （13）

[C=inv_norm（-∞，x）（0.75+INL_yield4）] （14）

式中：[σIu）Iu]是一个单位电流源的相对标准偏差；Aβ和AVT分别是电流放大系数和阈值电压的失配方差，过驱动电压（VGS-VT）的取值保证了管子工作在饱和区；C表示的是正态分布累积函数的反函数[9]，INL_yield表征DAC的INL情况。管子的尺寸还与电流的大小有关：

[I=uPCOX2（WL）（VGS-VT）2] （15）

由式（13），式（15）即可得到管子所需的尺寸。为了保证DAC的单调性，INL绝对值必须小于0.5ILSB，因而要求C的值尽可能的大。这里采用[3σ]的原则[10]，即99.7%的INL良率来界定DAC电流源误差。

差分开关的设计，一方面增加输出摆幅，减小噪声；另一方面可以保证电流通路始终存在，从而不改变与其相连的电流源晶体管的工作状态，使得DAC的转换速率不受影响。开关管的输出端接有减小时钟馈通效应的伪管M4，M6，其栅极接地，意味着它们始终处于导通状态。由于M3，M5的栅漏之间存在寄生电容CGD，开关的控制信号就会通过这些寄生电容耦合到M4和M6的漏极，附加到输出的电流中，使其产生较大的毛刺，表示为：

[ΔVo=ΔVSW?CGDCL+CGD] （16）

[CGD=W?COV] （17）

式中：COV为单位宽度的交叠电容；CL为输出节点的等效总电容；ΔVSW为开关控制信号的摆幅，因而M4与M6作为常通的伪管接在M3与M5后起到了一个隔离作用，让开关控制信号难以影响到输出的模拟信号，其作用是减小开关晶体管的时钟馈通效应。

图4 PMOS电流源和差分开关

2 仿真结果

本设计基于SMIC 0.13 μm CMOS工艺的Spice模型，使用Cadence Spectre进行仿真分析。利用DAC输出从0到满量程的台阶波形进行Matlab计算，得到INL为0.359 5 LSB，DNL为0.303 9 LSB（此为电流镜后仿结果），如图5（a），（b）所示。在13.378 906 25 MHz，49.707 031 25 MHz的输入频率和100 MHz采样频率下，SFDR的结果分别如图5 （c），（d）所示，表1给出了DAC的动态仿真结果。

表1 DAC动态性能仿真结果

表2给出了本文设计与文献[5]中前仿真结果的对比。本文设计在有效精度、无杂散动态范围、失配误差、信噪比方面都有很明显的优势。

图5 电流镜后仿真结果

表2 参数性能对比

3 结 论

本文设计了一种分段式电流舵结构的12 b 100 MS/s CMOS DAC，低6位采用新型数列译码结构，折衷了二进制译码和温度计译码的优缺点，高6位采用温度计译码方式。仿真结果表明，该DAC性能指标优异，可广泛用于无线通信领域，并且为新型DAC的研究与发展奠定基础。

参考文献

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