用于3D-IC芯片间时钟同步电路的改进型SAR的设计

徐太龙，王洪海，高先和，史　俊，胡学友

（1.合肥学院 电子信息与电气工程系；2.安徽三联学院 电子电气工程学院,安徽合肥230601）

用于3D-IC芯片间时钟同步电路的改进型SAR的设计

徐太龙1，王洪海2，高先和1，史俊1，胡学友1

（1.合肥学院 电子信息与电气工程系；2.安徽三联学院 电子电气工程学院,安徽合肥230601）

摘要：针对三维集成电路芯片间时钟同步电路的要求,设计一种用于全数字延时锁定环的改进型逐次逼近寄存器,以消除由于硅通孔延时波动引起的时钟偏差.采用TSMC 65 nm CMOS工艺标准单元实现改进型逐次逼近寄存器控制器,仿真结果表明其在250MHz～2GHz的频率范围内能有效地消除硅通孔延时波动引起的时钟偏差.

关键词：三维集成电路；时钟同步；硅通孔；逐次逼近寄存器；延时锁定环

随着半导体工艺水平和集成电路设计技术的进步,系统芯片（System-on-a-chiP即SoC）已经发展到三维集成阶段［1］.在三维集成电路（Three dimensiona1 integrated circuit即3D-IC）方案中,通过硅通孔（Through Si1icon Via即TSV）实现垂直堆叠芯片间的互联技术因具有系统速度高的特点而被广泛研究［2-3］.然而,由于芯片制造过程中的瑕疵,不同硅通孔之间的传播延时存在较大的波动,因此,当硅通孔用于芯片间的时钟分布时,需要考虑其延时波动对时钟同步电路的影响［3-5］.

在高速系统芯片中,必须仔细设计全局时钟的时钟树和时钟网络布线以使模块间的时钟偏差最小.通常使用延时锁定环（De1ay-1ocked 1ooP即DLL）来消除局部时钟和全局时钟之间的时钟偏差.与模拟延时锁定环相比,全数字延时锁定环因具有锁定时间短、易于集成等优点而成为研究的热点［6］.考虑面积和锁定速度的条件下,逐次逼近寄存器延时锁定环（Successive aPProximation register contro11ed de1ay-1ocked 1ooP即SARDLL）是全数字延时锁定环（A11-digita1de1ay-1ocked 1ooP即ADDLL）中的最优方案.文献［3］提出了一种用于3D-IC芯片间时钟同步的全数字延时锁定环方案,但是没有采用SAR控制器,因此,笔者在此基础之上,设计一个改进型的SAR控制器用于提高时钟同步电路的性能.

1　现有设计方案

文献［3］提出的全数字延时锁定环的架构如图1所示.整个ADDLL由2条数控延时线（Digita11y contro11ed de1ay 1ine即DCDL）DCDL_A和DCDL_B、2个数控变容管延时线DCV_A和DCV_B、2个控制器CTRL_A和CTRL_B、2个相位检测器PD_A和PD_B、2个二分频电路和6个三态缓冲器组buf_A-buf_F组成,用于消除芯片Die1和芯片Die2之间的时钟偏差,以使两个芯片中的时序电路同步工作,提高电路工作速度.

文献［3］所提出的ADDLL的工作过程分三步.第一步,当ADDLL被复位时,信号Path_contro1为逻辑“0”,DCDL_A、DCDL_B、DCV_A和DCV_B提供最小的延时量.一方面,时钟信号DIE1_CLK通过buf_A、DCDL_A、buf_B、TSV1、DCV_A和buf_E到达相位检测器PD_B的dcva_to_Pd端,记为“时钟上通路”；另一方面,时钟信号DIE1_CLK通过buf_C、DCDL_B、buf_D、TSV2、DCV_B和buf_F到达相位检测器PD_B的dcvb_to_Pd端,记为“时钟下通路”.由于6个三态缓冲器组buf_A-buf_F设计的一样,DCDL_A和DCDL_B设计的一样,因此dcva_to_Pd和dcvb_to_Pd的相位差来自于TSV1和TSV2之间的延时波动.控制器CTRL_B通过调整DCV_A和DCV_B的延时量来补偿相位差,从而使dcva_to_Pd和dcvb_to_Pd的相位同步,消除由于TSV1和TSV2之间延时波动引入的时钟偏差.第二步,清除延时线中的时钟信号,为下一步工作做准备.第三步,信号Path_contro1设为逻辑 “1”,时钟信号DIE1_CLK通过buf_A、DCDL_A、buf_B、TSV1、DCV_A、buf_E、buf_F、DCV_B、TSV2、buf_D、DCDL_B、buf_C和 1个二分频电路到达相位检测器PD_A的fb_div2端；另外一方面,时钟信号DIE1_CLK通过二分频电路到达相位检测器PD_A的c1k_div2 端.控制器CTRL_A通过调整DCDL_A和DCDL_B的延时量来补偿相位差,从而使DIE2_CLK和DIE1_CLK的相位同步.

图1　文献［3］提出的全数字延时锁定环方案

2　改进方案

图2　改进型SAR控制器

图1所示ADDLL工作过程中的第一步是通过芯片Die2中控制器CTRL_B调整DCV_A和DCV_B的延时量来补偿由于TSV1和TSV2之间延时波动引入的时钟偏差.工作原理为∶若TSV1的延时小于TSV2的延时,则时钟信号dcva_to_Pd领先于时钟信号dcvb_to_Pd,控制器CTRL_B的控制字dcva_code［5：0］增大以增加DCV_A的延时量,而控制字dcvb_code［5：0］减小以减少DCV_B的延时量,最终使dcva_to_Pd和dcvb_to_Pd同步；若TSV1的延时大于TSV2的延时,则dcva_to_Pd滞后于dcvb_to_Pd,控制器CTRL_B的控制字dcva_code［5：0］减小以减少DCV_A的延时量,而控制字dcvb_code［5：0］增大以增加DCV_B的延时量,最终使dcva_to_Pd和dcvb_to_Pd同步.因此,控制器CTRL_B应提供两路控制字,且一个增加的同时另一个减小.图1所示芯片Die2中的CTRL_B不是SAR控制器,影响电路的工作性能.在传统SAR控制器［6］的基础之上,笔者设计了一个能满足芯片Die2中CTRL_B要求的改进型SAR控制器,原理如图2所示,在传统SAR控制器的基础上增加一组异或门和一组二选一数据选择器.采用改进型SAR控制器的芯片Die2的电路原理图如图3所示,改进型控制器SAR_B取代图1中的CTRL_B,其中相位检测器PD_B比较时钟信号dcva_to_Pd和dcvb_to_Pd的相位关系,若dcva_to_Pd领先dcvb_to_Pd,则PD_B的输出信号comP为逻辑“1”,若dcva_to_Pd滞后dcvb_to_Pd,则PD_B的输出信号comP为逻辑“0”.

图3　采用改进型SAR控制器的芯片Die2的电路框图

图2改进型SAR控制器的工作原理为∶第一步,信号start为逻辑低电平“0”,初始化SAR_B,使控制字dcva_code［5：0］和dcvb_code［5：0］为“100000”.第二步,信号start为逻辑高电平“1”,在控制器的时钟信号c1ksar的上升沿到来时,根据信号comP的值来决定控制字最高位的值,若comP为逻辑高电平“1”,则dcva_code［5：0］的值为 “110000”而dcvb_code［5：0］的值为“010000”,反之,若comP为逻辑低电平“0”,则dcva_code［5：0］的值为 “010000”而dcvb_code［5：0］的值为“110000”.以此类推,完成控制字中每一位值的计算,当每位值都确定后,数控延时线DCDL2_A和DCDL2_B提供的延时量正好消除TSV1和TSV2的延时波动引起的时钟偏差.

3　仿真结果

采用TSMC 65 nm CMOS工艺标准单元实现图3所示的电路,并利用HSIM仿真器进行晶体管级仿真.当系统时钟频率为250 MHz时,图3所示电路的时钟同步过程如图4所示,通过TSV1和TSV2后,两路时钟信号之间存在较大偏差,通过SAR_B对数控延时线DCDL2_A和DCDL2_B的调整,最终达到时钟同步.当系统时钟频率为2 GHz时,图3所示电路的时钟同步过程如图5所示,通过TSV1和TSV2后,两路时钟信号之间存在较大偏差,通过SAR_B对数控延时线DCDL2_A和DCDL2_B的调整,最终达到时钟同步.

图4　当系统时钟频率为250MHZ时时钟同步过程

图5　当系统时钟频率为2GHZ时时钟同步过程

4　结论

为了提高3D-IC芯片间时钟同步电路的性能,采用标准全数字集成电路设计流程设计和实现了一个改进型SAR控制器,工艺为TSMC 65 nm CMOS LP.晶体管级的仿真结果显示该电路能在系统时钟频率为250MHz～2 GHz的范围内有效地消除由TSV1和TSV2延时波动引起的时钟偏差.

参考文献:

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［2］Yi Yang,Zhou YaPing.A nove1circuitmode1 formu1tiP1e through si1icon vias（TSVs）in 3D IC［C］//IEEE Internationa13D Systems Integration Conference（3DIC）.San Francisco：IEEE,2013：1-4.

［3］Chung Chingche,Hou Chiyu.A11-digita1de1ay-1ocked 1ooP for3D-ICdie-to-die c1ock synchronization［C］//Internationa1SymPosium on VLSIDesign,Automation and Test（VLSI-DAT）.Hsinchu：IEEE,2014：1-4.

［4］Yi Yang,Zhou YaPing.Differentia1 through-si1icon-viasmode1ing and design oPtimization to benefit 3D IC Performance［C］// IEEE 22nd Conference on E1ectrica1Performanceof E1ectronic Packaging and Systems（EPEPS）.San Jose：IEEE,2013：195-198.

［5］Mir Mohammad Navidi,Gyung-Su Byun.ComParative ana1ysis of c1ock distribution networks for TSV-based 3D IC Designs［C］// 15th Internationa1SymPosium on Qua1ity E1ectronic Design（ISQED）.Ca1ifornia：IEEE,2014：184-188.

［6］Dehng Guangkaai,Hsu Juneming,et a1.C1ock-deskew buffer using a SAR-contro11ed de1ay-1ocked 1ooP［J］.IEEE Journa1of So1id-state Circuits,2000,35（8）：1128-1136.

（责任编辑∶李婉）

中图分类号：TN47

文献标识码：A

文章编号：1007-5348（2015）10-0036-05

［收稿日期］2015-09-01

［基金项目］安徽省高校自然科学研究重点项目（KJ2015A156）；安徽省教育厅自然科学研究重点项目（KJ2014A211）；合肥学院重点建设学科基金资助项目（2014xk06）；教育部重点实验室开放课题（2015KFKT15）.

［作者简介］徐太龙（1982-）,男,安徽太和人,合肥学院电子信息与电气工程系讲师,博士；研究方向∶集成电路设计与半导体器件结构化设计.

eslgn of an lm Proved SAR for 3D-IC d le-to-to clock synchronlzatlon

XU Tai-1ong1,WANG Hong-hai2,GUO Xian-he1,SHIJun1,HU Xue-you1
（1.DePartment of E1ectronic Information and E1ectrica1Engineering,HefeiUniversity；2.Schoo1of E1ectronic and E1ectrica1Engineering,Anhui San1ian University,HefeiCity 230601,Anhui,China）

Abstract:An imProved successive aPProximation register（SAR）is designed to e1iminated the c1ock skew caused by the through si1icon vias（TSV）variation for the requirements of three-dimensiona1 integrated circuits（3D-IC）die-to-die c1ock synchronization.The imProved SAR is imP1emented using the TSMC 65 nm CMOS standard ce11s.The simu1ation resu1ts show that c1ock skew can be e1iminated effective1y between 250MHz～2 GHz.

Key words:3D-IC；c1ock synchronization；through si1icon via；successive aPProximation register；de1ay-1ocked 1ooP