RELT—A单板FPGA功能概述及下载方式实现

杨贵

摘 要

此论文主要论述了RELT-A FPGA下载方式设计实现，并简要概述了RELT-A单板基本功能和FRISCO FPGA相关硬件接口。

【关键词】RELT-A FRISCO FPGA Slave Serial 配置模式 Parallel Slave SelectMAP 配置模式

1 RELT-A 单板概述

RELT-A 板卡是贝尔公司ISAM 7363 MX-6系统中的Gigabit Ethernet LT 线卡。此板卡面板提供8（SFP）/16（cSFP） 100M/1000M 以太网端口.

RELT-A硬件架构如图1所示，主要包含FRISCO FPGA、CPLD， 时钟电路，I2C电路。此板卡主要通过FRISCO FPGA实现以太网交换功能。

2 FPGA HW 接口及功能概述

FRISCO FPGA功能主要在Xilinx Kintex 7 XC7K355T-2FFG901I 芯片中实现。

FRISCO 硬件设计分两部分： “slow-path” 和 “data-path”， Slow-Path硬件通过Host-Processor-Interface （HPI） 与NT板上的OBC相接； fast-path包含包处理、Fast-Path接口和包缓冲。数据包存储分为上行和下行数据包存储内存，由队列管理器来进行控制。

FPGA 主要包含数据平面和控制平面。 数据平面主要负责把用户口8/16 100M/1000M 以太网数据传输到上联口1.25/2.5/10Gbps SGMII（ITU-T G.999.1 协议）， 通过此上联口数据传送到NT板；反之亦然。控制平面主要负责RELT-A 单板的管理功能。

2.1 时钟

外部200MHz 参考时钟用来产生FRISCO FPGA内部需要的时钟（包含DDR3时钟），两个外部的156.25MHz参考输入时钟用来支持内部的 Transceiver （ Users & Subscriber links）功能。

2.2 用户接口

FRISCO 支持16个独立的串行以太网PHY用户接口。 每个串行PHY接口遵守IEEE 802.3 （100 Mbps & 1Gbps）。用户接口支持100Mbps vs 1Gbps自协商功能。

2.3 上联接口

RELT-A提供4 x SGMII上联接口，可配置成 1， 2.5 or 10 Gb/s 速率。

2.4 HPI 处理器接口。

FPGA 控制功能的实现通过HPI接口来实现，HPI接口支持直接/非直接存取，FPGA通过 200MHZ 时钟采样/产生HPI信号。

2.5 外部数据包存储接口 （DDR3 接口）

FPGA 提供两种数据包存储接口，每种接口支持两片16-bit 宽的DDR3 SDRAM 设备，本设计中使用的RAM设备是Micron 1Gbit 1333MT/s MT41J64M16JT-15E IT：G

2.6 Classification 存储接口

Classification 存储接口支持16-bit DDR3 SDRAM设备使用，Classification 内存工作时钟频率应当至少533MHz。

3 FPGA 下载方式的设计实现

FPGA 配置可以通过 Slave Serial 、Parallel Slave SelectMAP方式、JTAG方式。

3.1 Slave Serial 配置模式

上电或配置复位触发配置内存初始化进程；配置初始化中，FPGA驱动INIT_B信号为低，复位内部配置状态机，清空配置内存。一旦配置进程完成，FPGA释放INIT_B信号到高阻状态并一直等待INIT_B置高。当INIT_B释放到高阻状态时，需要外部的电阻把INIT_B信号拉高。当INIT_B置高，FPGA采样配置模式管脚M[2：0]， 配置模式管脚状态决定FPGA配置后面的步骤，当M[2：0]=111，FPAG 配置选用被动串行模式，在取样模式管脚状态后，FPGA准备接收配置数据流，

3.2 Parallel Slave SelectMAP 配置模式

由于NGVR 系统背板的sHPI总线同时被语音和Vectoring功能所使用，RELT-A 可用的sHPI总线带宽相对较低，从而限制了整个系统的启动时间，因此FRISCO FPGA提供一个并行下载接口，当M[2：0]=110，FPGA 选用被动SelectMAP 配置模式； 在此模式下， CPLD用作配置管理器，通过 FPGAs Slave-SelectMAP 接口来进行FRISCO FPGA的配置管理。并行‘NOR Flash-EEPROM用在并行下载接口，初始的 FPGA 程序储存在 NOR FLASH中。

在并行配置模式下， FRISCO FPGA下载可以独立于sHPI 总线，从而不受sHPI低带宽的限制。FPGA 新的image的升级还是通过背板的sHPI总线来进行。CPLD 实现 sHPI-HPI数据总线的逻辑转换，从而通过HPI总线实现对外围设备的访问。

CPLD提供 8位宽的并行数据总线，此数据总线连接到：

（1）FPGAs 8位并行下载数据接口；

（2）FRISCO正常8位并行数据配置管理接口；

（3）NOR Flash 8位并行数据接口。

此下载方式，对FRISCO FPGA的下载是由CPLD 主动发起并终结，CPLD 负责产生相应的控制信号：

（1）当进行FPGA下载时（FPGA 下载进程是由CPLD 控制位触发），CPLD不会干涉 NOR FLASH与FPGA之间并行下载数据总线（在这种情况下， FRISCO HPI 数据总线实际上不存在，处于高阻态）。因此CPLD仅产生 NOR Flash 地址总线以及所有相关的控制信号。

（2）当FPGA 完成FPGA程序下载后， FRISCOs HPI 数据总线访问正常工作，FPGA并行数据总线变为高阻状态。

（3）从SHPI 到 NOR-Flash的可访问的物理地址包含部分HPI 地址（=16bit=64Kbyte sHPI地址）和‘8bit Bank/Page Select-REGister组成24位可寻址的 NOR Flash物理地址。

3.3 JTAG 配置模式

RELT-A提供JTAG接口用来允许FPGA的在系统编程， JTAG下载方式主要用作调试目的，在正常的生产中不需要提供。

4 小结

此论文，概要叙述了RELT-A 8/16 GE单板FPGA 相关接口及功能。详细描述了单板中 FPGA 下载方式： Slave Serial、 Parallel Slave SelectMAP、 JTAG。如果串行FPGA下载最终可以满足NGVR启动时间，将采用被动串行方式。如果测试证明并行下载方式可以大大提高RELT-A启动时间，将最终采用并行下载方式。

作者单位

上海贝尔股份有限公司 上海市 201206endprint

摘 要

此论文主要论述了RELT-A FPGA下载方式设计实现，并简要概述了RELT-A单板基本功能和FRISCO FPGA相关硬件接口。

【关键词】RELT-A FRISCO FPGA Slave Serial 配置模式 Parallel Slave SelectMAP 配置模式

1 RELT-A 单板概述

RELT-A 板卡是贝尔公司ISAM 7363 MX-6系统中的Gigabit Ethernet LT 线卡。此板卡面板提供8（SFP）/16（cSFP） 100M/1000M 以太网端口.

RELT-A硬件架构如图1所示，主要包含FRISCO FPGA、CPLD， 时钟电路，I2C电路。此板卡主要通过FRISCO FPGA实现以太网交换功能。

2 FPGA HW 接口及功能概述

FRISCO FPGA功能主要在Xilinx Kintex 7 XC7K355T-2FFG901I 芯片中实现。

FRISCO 硬件设计分两部分： “slow-path” 和 “data-path”， Slow-Path硬件通过Host-Processor-Interface （HPI） 与NT板上的OBC相接； fast-path包含包处理、Fast-Path接口和包缓冲。数据包存储分为上行和下行数据包存储内存，由队列管理器来进行控制。

FPGA 主要包含数据平面和控制平面。 数据平面主要负责把用户口8/16 100M/1000M 以太网数据传输到上联口1.25/2.5/10Gbps SGMII（ITU-T G.999.1 协议）， 通过此上联口数据传送到NT板；反之亦然。控制平面主要负责RELT-A 单板的管理功能。

2.1 时钟

外部200MHz 参考时钟用来产生FRISCO FPGA内部需要的时钟（包含DDR3时钟），两个外部的156.25MHz参考输入时钟用来支持内部的 Transceiver （ Users & Subscriber links）功能。

2.2 用户接口

FRISCO 支持16个独立的串行以太网PHY用户接口。 每个串行PHY接口遵守IEEE 802.3 （100 Mbps & 1Gbps）。用户接口支持100Mbps vs 1Gbps自协商功能。

2.3 上联接口

RELT-A提供4 x SGMII上联接口，可配置成 1， 2.5 or 10 Gb/s 速率。

2.4 HPI 处理器接口。

FPGA 控制功能的实现通过HPI接口来实现，HPI接口支持直接/非直接存取，FPGA通过 200MHZ 时钟采样/产生HPI信号。

2.5 外部数据包存储接口 （DDR3 接口）

FPGA 提供两种数据包存储接口，每种接口支持两片16-bit 宽的DDR3 SDRAM 设备，本设计中使用的RAM设备是Micron 1Gbit 1333MT/s MT41J64M16JT-15E IT：G

2.6 Classification 存储接口

Classification 存储接口支持16-bit DDR3 SDRAM设备使用，Classification 内存工作时钟频率应当至少533MHz。

3 FPGA 下载方式的设计实现

FPGA 配置可以通过 Slave Serial 、Parallel Slave SelectMAP方式、JTAG方式。

3.1 Slave Serial 配置模式

上电或配置复位触发配置内存初始化进程；配置初始化中，FPGA驱动INIT_B信号为低，复位内部配置状态机，清空配置内存。一旦配置进程完成，FPGA释放INIT_B信号到高阻状态并一直等待INIT_B置高。当INIT_B释放到高阻状态时，需要外部的电阻把INIT_B信号拉高。当INIT_B置高，FPGA采样配置模式管脚M[2：0]， 配置模式管脚状态决定FPGA配置后面的步骤，当M[2：0]=111，FPAG 配置选用被动串行模式，在取样模式管脚状态后，FPGA准备接收配置数据流，

3.2 Parallel Slave SelectMAP 配置模式

由于NGVR 系统背板的sHPI总线同时被语音和Vectoring功能所使用，RELT-A 可用的sHPI总线带宽相对较低，从而限制了整个系统的启动时间，因此FRISCO FPGA提供一个并行下载接口，当M[2：0]=110，FPGA 选用被动SelectMAP 配置模式； 在此模式下， CPLD用作配置管理器，通过 FPGAs Slave-SelectMAP 接口来进行FRISCO FPGA的配置管理。并行‘NOR Flash-EEPROM用在并行下载接口，初始的 FPGA 程序储存在 NOR FLASH中。

在并行配置模式下， FRISCO FPGA下载可以独立于sHPI 总线，从而不受sHPI低带宽的限制。FPGA 新的image的升级还是通过背板的sHPI总线来进行。CPLD 实现 sHPI-HPI数据总线的逻辑转换，从而通过HPI总线实现对外围设备的访问。

CPLD提供 8位宽的并行数据总线，此数据总线连接到：

（1）FPGAs 8位并行下载数据接口；

（2）FRISCO正常8位并行数据配置管理接口；

（3）NOR Flash 8位并行数据接口。

此下载方式，对FRISCO FPGA的下载是由CPLD 主动发起并终结，CPLD 负责产生相应的控制信号：

（1）当进行FPGA下载时（FPGA 下载进程是由CPLD 控制位触发），CPLD不会干涉 NOR FLASH与FPGA之间并行下载数据总线（在这种情况下， FRISCO HPI 数据总线实际上不存在，处于高阻态）。因此CPLD仅产生 NOR Flash 地址总线以及所有相关的控制信号。

（2）当FPGA 完成FPGA程序下载后， FRISCOs HPI 数据总线访问正常工作，FPGA并行数据总线变为高阻状态。

（3）从SHPI 到 NOR-Flash的可访问的物理地址包含部分HPI 地址（=16bit=64Kbyte sHPI地址）和‘8bit Bank/Page Select-REGister组成24位可寻址的 NOR Flash物理地址。

3.3 JTAG 配置模式

RELT-A提供JTAG接口用来允许FPGA的在系统编程， JTAG下载方式主要用作调试目的，在正常的生产中不需要提供。

4 小结

此论文，概要叙述了RELT-A 8/16 GE单板FPGA 相关接口及功能。详细描述了单板中 FPGA 下载方式： Slave Serial、 Parallel Slave SelectMAP、 JTAG。如果串行FPGA下载最终可以满足NGVR启动时间，将采用被动串行方式。如果测试证明并行下载方式可以大大提高RELT-A启动时间，将最终采用并行下载方式。

作者单位

上海贝尔股份有限公司 上海市 201206endprint

摘 要

此论文主要论述了RELT-A FPGA下载方式设计实现，并简要概述了RELT-A单板基本功能和FRISCO FPGA相关硬件接口。

【关键词】RELT-A FRISCO FPGA Slave Serial 配置模式 Parallel Slave SelectMAP 配置模式

1 RELT-A 单板概述

RELT-A 板卡是贝尔公司ISAM 7363 MX-6系统中的Gigabit Ethernet LT 线卡。此板卡面板提供8（SFP）/16（cSFP） 100M/1000M 以太网端口.

RELT-A硬件架构如图1所示，主要包含FRISCO FPGA、CPLD， 时钟电路，I2C电路。此板卡主要通过FRISCO FPGA实现以太网交换功能。

2 FPGA HW 接口及功能概述

FRISCO FPGA功能主要在Xilinx Kintex 7 XC7K355T-2FFG901I 芯片中实现。

FRISCO 硬件设计分两部分： “slow-path” 和 “data-path”， Slow-Path硬件通过Host-Processor-Interface （HPI） 与NT板上的OBC相接； fast-path包含包处理、Fast-Path接口和包缓冲。数据包存储分为上行和下行数据包存储内存，由队列管理器来进行控制。

FPGA 主要包含数据平面和控制平面。 数据平面主要负责把用户口8/16 100M/1000M 以太网数据传输到上联口1.25/2.5/10Gbps SGMII（ITU-T G.999.1 协议）， 通过此上联口数据传送到NT板；反之亦然。控制平面主要负责RELT-A 单板的管理功能。

2.1 时钟

外部200MHz 参考时钟用来产生FRISCO FPGA内部需要的时钟（包含DDR3时钟），两个外部的156.25MHz参考输入时钟用来支持内部的 Transceiver （ Users & Subscriber links）功能。

2.2 用户接口

FRISCO 支持16个独立的串行以太网PHY用户接口。 每个串行PHY接口遵守IEEE 802.3 （100 Mbps & 1Gbps）。用户接口支持100Mbps vs 1Gbps自协商功能。

2.3 上联接口

RELT-A提供4 x SGMII上联接口，可配置成 1， 2.5 or 10 Gb/s 速率。

2.4 HPI 处理器接口。

FPGA 控制功能的实现通过HPI接口来实现，HPI接口支持直接/非直接存取，FPGA通过 200MHZ 时钟采样/产生HPI信号。

2.5 外部数据包存储接口 （DDR3 接口）

FPGA 提供两种数据包存储接口，每种接口支持两片16-bit 宽的DDR3 SDRAM 设备，本设计中使用的RAM设备是Micron 1Gbit 1333MT/s MT41J64M16JT-15E IT：G

2.6 Classification 存储接口

Classification 存储接口支持16-bit DDR3 SDRAM设备使用，Classification 内存工作时钟频率应当至少533MHz。

3 FPGA 下载方式的设计实现

FPGA 配置可以通过 Slave Serial 、Parallel Slave SelectMAP方式、JTAG方式。

3.1 Slave Serial 配置模式

上电或配置复位触发配置内存初始化进程；配置初始化中，FPGA驱动INIT_B信号为低，复位内部配置状态机，清空配置内存。一旦配置进程完成，FPGA释放INIT_B信号到高阻状态并一直等待INIT_B置高。当INIT_B释放到高阻状态时，需要外部的电阻把INIT_B信号拉高。当INIT_B置高，FPGA采样配置模式管脚M[2：0]， 配置模式管脚状态决定FPGA配置后面的步骤，当M[2：0]=111，FPAG 配置选用被动串行模式，在取样模式管脚状态后，FPGA准备接收配置数据流，

3.2 Parallel Slave SelectMAP 配置模式

由于NGVR 系统背板的sHPI总线同时被语音和Vectoring功能所使用，RELT-A 可用的sHPI总线带宽相对较低，从而限制了整个系统的启动时间，因此FRISCO FPGA提供一个并行下载接口，当M[2：0]=110，FPGA 选用被动SelectMAP 配置模式； 在此模式下， CPLD用作配置管理器，通过 FPGAs Slave-SelectMAP 接口来进行FRISCO FPGA的配置管理。并行‘NOR Flash-EEPROM用在并行下载接口，初始的 FPGA 程序储存在 NOR FLASH中。

在并行配置模式下， FRISCO FPGA下载可以独立于sHPI 总线，从而不受sHPI低带宽的限制。FPGA 新的image的升级还是通过背板的sHPI总线来进行。CPLD 实现 sHPI-HPI数据总线的逻辑转换，从而通过HPI总线实现对外围设备的访问。

CPLD提供 8位宽的并行数据总线，此数据总线连接到：

（1）FPGAs 8位并行下载数据接口；

（2）FRISCO正常8位并行数据配置管理接口；

（3）NOR Flash 8位并行数据接口。

此下载方式，对FRISCO FPGA的下载是由CPLD 主动发起并终结，CPLD 负责产生相应的控制信号：

（1）当进行FPGA下载时（FPGA 下载进程是由CPLD 控制位触发），CPLD不会干涉 NOR FLASH与FPGA之间并行下载数据总线（在这种情况下， FRISCO HPI 数据总线实际上不存在，处于高阻态）。因此CPLD仅产生 NOR Flash 地址总线以及所有相关的控制信号。

（2）当FPGA 完成FPGA程序下载后， FRISCOs HPI 数据总线访问正常工作，FPGA并行数据总线变为高阻状态。

（3）从SHPI 到 NOR-Flash的可访问的物理地址包含部分HPI 地址（=16bit=64Kbyte sHPI地址）和‘8bit Bank/Page Select-REGister组成24位可寻址的 NOR Flash物理地址。

3.3 JTAG 配置模式

RELT-A提供JTAG接口用来允许FPGA的在系统编程， JTAG下载方式主要用作调试目的，在正常的生产中不需要提供。

4 小结

此论文，概要叙述了RELT-A 8/16 GE单板FPGA 相关接口及功能。详细描述了单板中 FPGA 下载方式： Slave Serial、 Parallel Slave SelectMAP、 JTAG。如果串行FPGA下载最终可以满足NGVR启动时间，将采用被动串行方式。如果测试证明并行下载方式可以大大提高RELT-A启动时间，将最终采用并行下载方式。

作者单位

上海贝尔股份有限公司 上海市 201206endprint