基于FPGA的信道化监测接收机实现*

冉小刚,冯全源

(西南交通大学微电子研究所,成都 610031)



基于FPGA的信道化监测接收机实现*

冉小刚,冯全源*

(西南交通大学微电子研究所,成都 610031)

摘要:数字信道化接收机具有全概率、实时接收的特点,已经广泛应用于电子战、软件无线电等领域。为解决无线电信号搜索系统中处理速度与高分辨率之间的矛盾,在讨论了信道化原理的基础上利用Verilog HDL语言在Xilinx-V5系列开发板上实现了一个8信道的用于监测频谱的信道化接收机,采用自上而下的模块化设计方法重点介绍了信道化处理部分的实现。实现结果表明中频输入信号能在对应的信道得到正确输出,分辨率提高了8倍。具有一定的工程实用价值。

关键词:软件无线电;频谱监测;信道化;FPGA;高分辨率

一个理想的无线电监测接收机应具有宽频段、高分辨率、无失真信号还原再现能力和灵活的功能扩展能力[1]。新一代监测接收机采用宽带中频的宽开式接收,接受带宽可达10 MHz～500 MHz,通过强大的实时处理能力,实现实时中频全景扫描,从而完成监测频带的实时频谱搜索。在中频段采用信道化处理技术,可以有效提高接收端频率的分辨力而不影响实时处理[2]。

1　信道化技术原理

信道化技术的原理是先通过不同的本振将信号混频到零中频,再通过后接低通滤波器来实现信道的划分[3],信道划分采用对实信号处理较高效的方法。设共有K+1个子信道,第k个子信道的中心频率取:wk=2πk/(k+1)+π/[2(k+1)],k=0,1,2,…,K。原型低通滤波器的通带截止频率为wp=π/[2(k+1)],阻带截止频率为ws=π/(k+1)。信道的排列如图1。

图1　适用于实信号的信道划分方式

在图1中,0+,1+,…,K+表示K+1个信道的输出,0-,1-,…,K-表示K个信道的镜像输出。从图1可以看出,按照此种信道划分方式可以保证各个子信道间没有混叠,针对实信号只需取出0～π内的正频谱和π～2π之内的镜像频谱就可以恢复原信号。

当信道数过多时,低通滤波器的通带会很小,直接实现所需滤波器的阶数较高,所以必须采用多相滤波技术。文献[4]详细推导了采用图1所示信道划分方法并利用多相滤波技术的信道化结构如图2所示。

图2　信道化接收机的高效结构

利用Verilog HDL语言,根据项目实际需要,FPGA上实现了一个8信道的接收机,用来接收带宽为100 MHz,采样率为200 MHz的数字中频信号,最终在输出端逆向拼接完整地恢复了输入信号频谱,并将频率分辨率增加了K倍。

2　FPGA内部模块设计

硬件实现采用Virtex5系列的XC5VLX110T芯片,容易扩展以实现更大的接收机要求[5]。在FPGA中首先将采样率为200 MHz的数字信号通过串并转换模块分成8路,并且通过抽取将每路的速率降低到25 MHz。通过1级本振下变频后,每路变成I/Q两路,然后依次通过分支滤波模块以及相位旋转模块,最后通过8点的FFT后输出8路信道的信号。

FPGA中的模块主要有DCM时钟模块、串并转换模块、下变频模块、多相滤波器模块、相位旋转模块、DFT模块,其整体结构如图3。下面介绍主要模块的设计方法。

图3　系统总体结构

2.1串并转换模块及DCM时钟管理模块

串并转换模块主要是为了实现降速处理,通过分路可以将一路输入数据的速率200 MHz变为D路每路200 MHz/D的速率,D=8,即25 MHz,这样一来,后端的数据速率相比原始数据相比大大降低,更加有利于工程实现。

时钟管理模块主要是为系统提供所需的各路时钟,设计采用的硬件开发板晶振为100 MHz,由前面分析可知,系统有两路时钟,分别是串并转换前的200 MHz以及之后的25 MHz。通过调用xilinx的IP核DCM时钟管理模块将100 MHz的系统时钟通过分频和倍频得到。

2.2多相滤波器模块

数字信道化可以等效于一个数字滤波器组,其核心依然是进行滤波器设计。一般采用有限冲击滤波相应(FIR)的设计方法[6]。

当信道数为8时,原型低通滤波器的指标为:

阻带戒指频率ωs=π/8;

通带戒指频率ωp=π/16;

带内波纹:Rp<1 dB;

带外抑制:Rs>55 dB;

利用MATLAB软件自带的滤波器设计工具箱FDAtool进行滤波器设计,得到阶数为64阶的原型滤波器系数,量化后通过延迟抽取将滤波器系数分为8路,即可得到分支滤波器组每路的系数。

图4　原型滤波器的幅频响应

2.3相位旋转模块

经过多项滤波过后,每路信号还需进行一次相位旋转[7],即:

(1)

式(1)中I、Q代表每路复信号的实部和虚部,K为信道总数8,k=0、1、2、…、7为信道编号。如果采用直接乘法实现需要消耗大量宝贵的乘法器资源,本文根据乘上一个常系数可以等效为移位相加的特点采用了移位相加法来实现。

2.4DFT模块

大点数的DFT通常采用快速傅里叶变化(FFT)来实现[8],Xilinx-V5系列的IP核带有FFT的现成模块,但其最低点数为16。所以本文设计了一个8点的FFT模块,速度快,资源消耗少。

采用的结构为按时间抽选(DIT)的基2-FFT。当运算点数为8时,FFT运算分为3级,每级4个蝶形运算单元。考虑到本系统对速度的要求,采用流水线结构设计,运算3级后输出FFT最终结果。

3　系统验证及结果分析

为了验证本系统的性能,采用MATLAB与ISE、Modelsim结合的方法。用MATLAB产生采样速率为200MHz的中频信号,包含4个带宽分别为1、2、4、8的OFDM信号,将其送入FPGA进行信道化处理,输入的频谱组成如图5所示。根据第1节信道的划分方式,可以得知4路信号分别会出现在第1、2、4、7信道,具体组成见表1。

图5　输入信号的频谱

表1输入信号的组成

OFDM信号s1s2s3s4载频/MHz10203555带宽/MHz4281理论所在信道4127

图6是将经过FPGA信道化处理后有信号的信道输出利用MATLAB分析得出的频谱,可以看出其中不同带宽的信号所在的对应信道恰如表5分析是一致的。说明信道化处理是可行的。

图6　输出有信号的信道频谱

利用FPGA的并行处理优势,在每个信道输出后进行FFT,然后分别将(-π/2,π/2)之间的频谱进行拼接即可还原输入频谱。需要注意的是,按照本文的信道划分方法,取镜像部分的频谱必须进行翻转再拼接。

4　结语

本文讨论并实现的信道化接收机,首先分析了信道化技术的原理,针对实信号的特点采用无盲区的信道划分方法,把宽带中频信号分成多个子带单独进行频谱分析再拼接,大大提高了频率分辨率,有效解决了实时频谱分析中高分辨率与处理速度之间的矛盾。利用Verilog HDL进行设计不仅高效,易维护,而且还能通过扩展实现更多的功能,能够更好地满足人们对接收机的多种要求。

参考文献:

[1]朱庆厚.通信侦察中信号的搜索与截获[J].电子对抗,2005(5):11-15

[2]Zahirniak D R,Sharpin D L,Fields T W.A Hardware-Efficient,Multirate,Digital Channelized Receiver Architecture[J].IEEE Transactions on Aerospace and Electronic Systems,1998,34(1):137-152

[3]Won Namgoong.A Channelized Digital Ultrawideband Receiver[J].IEEE Transactions on Wireless Communications,2003,2(3):502-510

[4]王永明,王世练,陈利虎.数字信道化接收机结构分析及应用[J].飞行器测控学报,2008,27(4):37-40

[5]贾朝文,周炜.宽带数字信道化接收机在FPGA中的实现[J].电子信息对抗技术,2009(2):67-71

[6]谢海霞,孙志雄.可编程FIR滤波器的FPGA实现[J].电子器件,2012,35(2):232-235

[7]余宏成,宿绍莹,吴巨红.基于数字信道化的宽带实时频谱分析方法[J].中国科技信息,2012,21:80-81

[8]李岩,徐金甫.基于新型FPGA的FFT设计与实现[J].计算机工程与应用,2007,43(14):102-104.

冉小刚(1990-),男,汉族,四川南充人,2011年获学士学位,现为硕士研究生,主要研究方向为集成电路设计、软件无线电,littledj@126.com;

冯全源(1963-),男,江西景德镇人,西南交通大学微电子研究所所长、博士生导师、IEEE高级会员,主要研究方向为数字、模拟、射频与混合信号集成电路设计,数字系统设计和嵌入式系统研究,现代天线技术、RFID技术(物联网技术)等,fengquanyuan@163.com。

AnImplementationofaMonitoringChannelized-ReceiverBasedonFPGA*

RANXiaogang,FENGQuanyuan*

(Institute of Microelectronics,Southwest Jiaotong University,Chengdu 610031,China)

Abstract:Digital channelized receiver has been widely applied in the electronic warfare,software radio and other fields because of its characters of full probability,real-time.To solve the problem in radio signals search system of contradiction between the processing speed and high resolution,an 8-channel monitoring channelize-receiver has been implemented on Xilinx-V5 series development board by Verilog HDL,which is based on the discussion of the principle of the channelized technology.Mainly introduces the channelized processing part of the implementation which is based on modularized design method.The result of implementation has shown that the input signals can get the correct output at its corresponding channel,and resolution is raised 8 times.The system has some practical value in engineering.

Key words:channelization;soft radio;frequency spectrum monitoring;FPGA;high resolution

doi:EEACC:6420D10.3969/j.issn.1005-9490.2014.04.028

中图分类号:TN971.5

文献标识码:A

文章编号:1005-9490(2014)04-0714-04

收稿日期:2013-08-18修改日期:2013-09-03

项目来源:国家自然科学基金重大项目(60990320,60990323);国家863计划重大项目(2012AA012305);国家自然科学基金面上项目(61271090);四川省科技支撑计划项目(2012GZ0101);成都市科技计划项目(12DXYB347JH-002)