基于FPGA的软件无线电同步系统设计与实现*

刘　威,李　莉,陈海燕,孙世菊

(北京电子科技职业学院,北京 100015)



基于FPGA的软件无线电同步系统设计与实现*

刘威*,李莉,陈海燕,孙世菊

(北京电子科技职业学院,北京 100015)

摘要:设计并实现了一种基于FPGA的软件无线电同步系统,包括载波同步、位同步和帧同步。该同步系统可以通过设置相关参数,如Costas环中的NCO中心频率、相差计算控制参数、滤波器参数、位同步和帧同步的分频器系数即可实现较宽频率范围内的接收机同步。给出相应的仿真与实际测试,验证设计的正确性。

关键词:软件无线电;FPGA;通用;载波同步

一般接收机同步包括载波同步、位同步和帧同步,它们是通信系统的核心,直接影响着通信系统的性能,也是通信领域研究的热点课题之一[1]。而软件无线电接收机对同步系统的要求更高,主要体现在要适合不同的调制方式、不同的载波频率和不同的基带信号速率。

目前的同步研究大多数采用分立器件、专用集成芯片和FPGA芯片。其中,分立器件和专用集成芯片的不足是模式单一,同步范围窄。随着FPGA技术的发展,为通信系统提供了一个方便、快速和灵活的高度可编程的硬件平台,采用FPGA平台对中频调制解调器的研究也得到了广泛的重视和研究[2-3]。而基于FPGA实现的接收机同步系统不但具有处理速度快、集成度高和抗干扰能力强,而且具有灵活实现和更新容易等优点[4-5],本文的目的就是采用FPGA实现接收机的同步系统,即载波同步、位同步和帧同步,以满足软件无线电对同步系统的要求。

在采用FPGA实现载波同步的方法中,主要有平方环和Costas环2种。其中,文献[6]和文献[7]实现的Costas环,文献[8]主要解决相位检测问题,并应用于多进制相位调制,不足之处是仅适于固定频率载波的同步。本文在实现基于FPGA的Costas环载波同步基础上,对设计进行了改进,使其适合更多的调制方式和不同速率的基带信号的速率;位同步采用全数字锁相环,其中的分频器由控制器设置,实现任意分频,使位同步器满足基带信号多速率的要求;帧同步设计上增加可调的前方和后方保护,而保护的同步数可灵活设置,使帧同步信号更加可靠。

1　同步系统整体结构

同步系统整体结构如图1所示。

图1　同步系统整体结构图

图中虚线框内为FPGA实现的同步系统。下面分别介绍各部分的设计。

1.1载波同步原理与设计

载波同步采用Costas环同步电路。根据Costas环原理,其实现结构如图2所示。

图2　Costas环同步电路结构图

从图2可以看到,数字中频调制信号经过带通滤波器后分为同相和正交两路,分别与本地NCO产生的正交载波信号相乘,然后入低通滤波器。由低通滤波器输出的两路信号进入误差处理进行相差计算和环路滤波,得到误差信号送NCO调整输出信号相位并实现载波同步。在设计中,将NCO、相差计算、滤波器等采用开放接口设计,可由控制器输入相关的命令和参数,实现不同调制方式、不同频率、不同基带信号速率以及不同帧同步性能的系统同步。

基本的调制信号一般可分为正交和非正交2种方式。其中,2ASK、2FSK、2PSK和2DPSK为非正交调制方式,这一类通过转化可以采用2ASK和2PSK方式解调。假设基带码元为Sk∈{0,+1},而2ASK和2PSK的时域抽样信号可以写成

r(k)=KrSkcos(2πfckTs+θk)

(1)

其中,Kr为接收信号幅度,fc为载波频率,Ts为采样间隔,θk为信号相位。本地NCO产生的两路正交载波分别为

(2)

(3)

对PSK信号,同相和正交两路下变频后的信号为

(4)

(5)

当本地载波与调制信号载波相差比较小时,可以推导出两路信号为

(6)

对ASK信号进行相差计算得

(7)

所以,当Sk=0时,ek为0,本地载波输出相位不改变;当Sk=1时,计算得到相差信号,控制NCO调整输出载波的相位。

在正交调制信号中,均可采用QPSK载波同步方法进行同步。其时域抽样信号表达式分别为

(8)

对QPSK信号,两支路下变频后的两路信号为:

(9)

(10)

同样,当本地载波与调制信号载波相差比较小时推导可得

(11)

因此,根据式(11)可以计算出正交调制方式下,本地NCO输出与调制载波的相差信息。

1.2滤波器设计

滤波器采用文献[9]设计的通用FIR滤波器,通过参数设置可实现不同截止频率的低通、带通滤波。环路滤波器采用图3所示的数字环路滤波器结构。

图3　数字环路滤波器结构图

(12)

(13)

(14)

1.3NCO设计

NCO的设计采用文献[10]设计结构,它主要由相位累加器、相位寄存器和波表组成,其结构如图4所示。

图4　DDS设计结构图

NCO通过控制器对频率控制字进行设置,而NCO实际输出的频率是由环路滤波器输出的误差控制信号进行动态调整,最终使本地NCO输出载波的相位与调制载波信号的相位同步。

1.4位同步器设计

位同步采用全数字锁相环实现,并对其进行了改进,即分频器采用DDS思想实现,可以进行任意分频,以实现基带信号速率变化的需求,其原理方框图如图5所示。

图5　全数字锁相环位同步器结构图

工作原理如下:设时钟频率为f,经过分频送双向窄脉冲形成器(分频比为N),则该环路中高速双相时钟源的两路输出频率为f/N,相位相差为π,分别送入附加门和扣除门,经过附加门和扣除门后,经或门输入任意分频器(M分频)。M分频器输出信号本地位同步信号与外输入基带信号相位相比较,取出相位信息(分为同相、超前、滞后)送扣除门和添加门进行相位跟踪。

1.5帧同步器设计

帧同步采用提取连贯式插入法帧同步码的方法(这里使用巴克码)。为了提高可靠性,增加了门限控制器和任意次数前后保护电路,其结构图如图6所示。

图6　连贯式插入法提取帧同步码结构图

帧同步2个过程:同步建立和同步维持过程。同步建立过程是当基带信号输入时,由于未检测到帧同步信号,所以没有帧同步信号输出。当检测到第1个同步码组时,判决器输出一个高电平送保护器,保护器根据收到判决器的脉冲数确定是否输出信号打开与门输出帧同步信号;同步建立后则处于维持态。为了提高同步器性能,减小漏同步的概率,此时同步器降自动低门限电平,从而减少了漏同步的概率。为了检测系统是否真正失步,在保护电路中增加了分频器,当分频器有脉冲输出时表示帧同步信号丢失,此时输出低电平关闭与门,没有帧同步码输出,同步器重新进入捕捉态。

2　硬件电路、程序设计与仿真

2.1硬件电路设计

硬件电路采用康芯SOPC实验系统,包括控制和FPGA实现的数字处理两部分组成。控制部分采用实现系统自带的AT89C52单片机、键盘和液晶显示器;数字处理采用Altera公司Cyclone系列EP1C12Q240C8,A/D、D/A分别采用TLC5540I(最高采样率40 Msample/s)和THS5651AI(最高转换速率125 Msample/s)。

2.2程序设计

软件设计包括控制器软件程序设计与FPGA程序设计两部分。这里重点介绍FPGA程序的设计。

2.2.1载波同步电路的FPGA程序设计

载波同步程序设计采用图2的Costas环结构,设计包括滤波器、乘法器、NCO和误差信号处理几部分。其中,滤波器采用31阶Kaiser窗设计(β取0.5);乘法器用宏功能实现(要节省资源也可以自己编程用移位器和加法器);NCO取频率控制器取16 bit,参考时钟为20 MHz,设计的NCO频率分辨率为9.54 Hz,波形存储器存储正弦载波一个周期内的1 024个10 bit幅度数值;误差信号处理由相差计算模块与环路滤波器模块组成。实现的载波同步电路的FPGA顶层RTL设计如图7所示。

图7　中频载波同步系统顶层RTL图

同步器输出端口COS、SIN为两路正交的同步载波。I和Q为两正交支路的解调信号。

载波同步电路在参数配置完成后,对DPSK调制信号进行同步提取,提取的载波同步的ModelSim仿真结果如图8所示。

图8　DPSK调制信号的载波同步仿真

图8中,g_clk为系统时钟,mess1为基带信号,mess1dif为差分信号。psk_inst/fword为频率控制字(设置为312.5 kHz)。car_i_buf为调制信号载波,s_mod为DPSK调制信号。nco/wavout_i为载波同步本地I路输出载波,nco/wavout_q为Q路输出载波。nco/kadj为环路滤波器输出,kwire为本地NCO中心频率控制字,Kaddreg为相差调整后的频率控制字(控制本地NCO)。从仿真结果可以看出,Kaddreg信号稳定在312.5 kHz附近,与调制信号载波频率一致,且本地NCO输出的I路载波相位与调制信号载波相位一致,本地I路载波与调制信号载波同步。

2.2.2位同步软件设计

根据图5的全数字锁相环结构,位同步FPGA程序设计电路如图9所示。

图9　位同步电路RTL图

图10　位同步添码过程实际仿真图

其中,分频系数取117,窄脉冲形成器的分频比为4。同步电路添码与扣码过程的仿真如图10和图11所示。

图11　位同步扣码过程实际仿真图

2.2.3帧同步电路设计

根据图6的设计原理,帧同步电路的顶层RTL图如图12所示,图13是仿真图。

图12　帧同步电路的RTL图

图13　帧同步电路仿真图

图10中,bs为位同步信号,sin为输入信号,fsout为帧同步输出信号。

3　实际测试

实际测试同样以DQPSK为例,参数采用软件测试时的相同参数,系统晶振时钟为20 MHz。仪器是泰克TDS210-60MHz数字示波器。实际测试结果如图14所示。

图14　硬件测试结果

其中,图14中的A通道为上面的波形,即1通道;B通道是下面的波形,即2通道。图14(a)1通道为输入的DPSK调制信号,2通道为D/A输出的I路载波,并以其作为示波器的触发源;图14(b)A通道为基带码,B为提取出的位同步信号;图14(c)为解调后的基带信号。由实际测试结果可知,所设计的同步系统可正确的实现载波同步、位同步和帧同步。通过对其他几种调制方式同样进行了测试,并设置了多组测试参数,测试结果表明,该系统可在20 kHz～600 kHz频率范围内,实现8种数字调制信号的同步。

4　结束语

本文设计并实现了一种基于FPGA的同步系统。仿真和测试结果表明该系统满足设计要求,所设计的同步系统具有占用资源少、支持模式多、范围广等优点。由于采用可编程逻辑器件实现,无需改变硬件电路,适当改变相应的参数即可实现功能和性能的提高。

参考文献:

[1]谭雪霏,赵春波,陈巩.数字通信系统中的同步技术研究[J].现代电子技术,2010(7):48-52.

[2]Johnson C R,Setharesw A.Telecommunication Breakdown:Concepts of Communication Transmitted via Software-Defined Radio[M].Prentice Hall,2003.

[3]何伟刚,苏珊,吴其琦.宏小区无线电波传播预测模型仿真分析[J].电子器件,2013,36(1):24-27

[4]谢红,何祥宇,王立莹.基于软件无线电的同步技术研究[J].信息技术,2008(2):71-81,84.

[5]王际兵,赵明,姚彦.软件无线电实现方案研究[J].通信学报,2000,21(3):70-74.

[6]Yuan Huimei,Hu Xiaoguang,Huang Juyong.Design and Implementation of Costas Loop Based on FPGA[C]//Industrial Electronics and Applications,2008.ICIEA 2008.3rd IEEE Conference on:2383-2388.

[7]Mei Xiao,Tao Cheng.Improved Implementation of Costas Loop for DQPSK Receivers Using FPGA[C]//Communication Technology,2006.ICCT’06.International Conference on:1-4.

[8]Linn Y.Robust M-PSK Phase Detectors for Carrier Synchronization PLLs in Coherent Receivers:Theory and Simulations[J].IEEE Transactions on Communications,2009,57(6):1795-1805.

[9]聂伟,杨胜姚,王岩嵩.基于FPGA的通用FIR滤波器设计[J].实验技术与管理,2010,27(10):69-72.

[10]聂伟,王岩嵩,张永杰.软件无线电中频解调器的设计与实现[J].实验技术与管理,2011,28(4):52-57

刘威(1963-),女,汉族,吉林长春人,北京电子科技职业学院通信技术系工作,系主任,副教授,硕士(北京航空航天大学),研究方向为无线电通信、系统仿真,bkylw@126.com。

TheDesignandImplementationofSoftRadioSynchronizationSystemBasedonFPGA*

LIUWei*,LILi,CHENHaiyan,SUNShijiu

(Department of Telecom of Beijing Electronic Science and Technology Institute,Beijing 100015,China)

Abstract:A synchronization system of software radio system was designed and implemented based on FPGA,including the carrier synchronization,bit synchronization and frame synchronization.The synchronization system can achieve receiver synchronization in a wider frequency range,by setting the related parameter,such as the NCO center frequency of Costas loop,difference calculation control parameters and the parameters of the filter,the divider coefficient of bit synchronization and frame synchronization.The related simulation and practical test has proved the correctness of the design.

Key words:software radio;FPGA;universal;carrier synchronization

doi:EEACC:615010.3969/j.issn.1005-9490.2014.04.021

中图分类号:TN925

文献标识码:A

文章编号:1005-9490(2014)04-0674-05

收稿日期:2013-09-26修改日期:2013-11-14

项目来源:北京市科研基地项目(PXM2010-014386-098718);北京电子科技职业学院2013年科技重点课题项目(YZK2013011);北京市高等教育学会“十二五”高等教育科学研究规划课题项目(BG125ZD026)