基于ADSP21160的脉冲压缩算法仿真设计

李颖

摘 要 采用ADSP21160为核心建立处理器平台，通过VisualDSP++2.0开发环境对脉冲压缩算法进行仿真，在此基础上开发高性能的通用并行雷达信号数字脉冲压缩处理系统。

关键词 ADSP21160 脉冲压缩 仿真设计

中图分类号：TN957 文献标识码：A

0引言

脉冲压缩技术的实现是指雷达通过发射机发射宽脉冲信号，而接收信号经处理后获得窄脉冲的过程，它较好的解决了雷达脉冲峰值功率受限与距离分辨率之间的矛盾。同时，宽脉冲的应用可使多普勒系统的分辨率得到提高；由于压缩是对已知发射信号的回波作相关处理，故还具备较高的抗干扰能力。

ADSP2106x和ADSP2116x是AD公司生产的SHARC系列DSP，它是一种高性能的32位浮点DSP芯片，拥有强大的通信接口，能够较好的支持多处理器并行算法，以实现多处理器结构的无缝连接。这一系列DSP的使用，极大提高了系统的可扩展性，有利于以此为核心开发更高性能的通用并行雷达信号数字脉冲压缩处理系统，本文采用ADSP21160为核心建立处理器平台，通过VisualDSP++2.0开发环境对脉冲压缩算法进行仿真。

1实现数字脉冲压缩的方法

脉冲压缩时两个波形的互相匹配，在信号处理形式方面，理论上仍基于匹配滤波的概念。基于匹配滤波的数字脉冲压缩技术主要从时域和频域来实现。

在时域上实现即求接受信号与发射信号复共轭之间的卷积，又称时域相关法。时域相关法的缺点是运算量大，特别是当采样频率较高时，其运算量远远超过频域匹配，脉冲压缩部分将无法实现实时处理。通过综合考虑，采用频域匹配滤波方法实现数字脉压。

在频域上进行匹配滤波，其基本原理是先用快速傅立叶变换（FFT）计算出数字回波信号的频谱S（w），再将其与匹配滤波器的频谱H（w）相乘，最后进行快速傅利叶反变换（IFFT）得到脉冲压缩结果。其过程由下式表示：

y（n）=IFFT[S（w）.H（w）]=IFFT{FFT[s（n）].FFT[h（n）]} （1） 其系统原理框图如图1所示：

图1 频域匹配滤波框图

2 ADSP21xxx系列芯片结构和功能

ADSP21160是AD公司推出的第一款SHARC二代芯片。它对2106x进行了扩充与完善，并采用了单指令多数据流（SIMD（Single Instruction Stream & Multiple Data Stream））的结构，进一步提高了并行处理的能力，使得该芯片具有较高的性能。21160的指令集是向下兼容的，也就是说21060的代码不需要做任何改动就可以运行在21160上，同时21160还对指令集进行了扩充。

2.1 VisualDSP++的开发工具

VisualDSP++是基于Windows的高效的DSP软件开发环境，它支持AD公司的开发DSP系列。VisualDSP++环境由一个集成开发环境（IDE）和一个调试器（Debugger）[合称为IDDE（Integrated Development and Debugging Environment）]组成。利用IDDE界面我们可以自如的使用SHARC的代码开发工具，也可以在这个界面上对工程进行完全控制。

2.2 多处理器系统开发

单一处理器的处理能力总是有限的，在运算量较大的系统中，一般需要将多个处理器按照一定的拓扑结构相连，构成多处理器系统。试验中，可以采用具有强大的DSP处理功能的ADSP21160来对系统进行并行处理，采用的硬件平台是基于PCI总线的4片ADSP21160 SHSRC芯片构成的并行处理系统。在此并行处理系统中，一般系统的每一个处理器都有自己可直接访问的局部内存，这些片内存储器也允许别的处理器通过片间总线来访问；另外，多处理机还共享公用的存储单元。但通常片内存储器的访问速度很快，片间存储器及共享存储器的访问速度，由于通信接口的限制，一般速度较低。为解决这个问题，一方面可以借助ADSP21160 DSP芯片的高速链路口（100MB/s），另一方面，在并行算法设计和软件编程中，尽量使用片内存储器，而减少非本地存储单元的访问。

3脉冲压缩的软件设计与实现

根据设计要求，选定要实现的脉冲压缩系统满足下列指标和参数：

根据技术指标，由奈奎斯特定理要求，采样频率不小于40MHz。采样点数是由采样频率和信号时宽决定的，当系统参数为以上值时，采样点数为512点（N = 经过对程序的优化，完成全部工作（C语言编程，采用DSP运行时间库完成FFT运算）所用的指令周期为147K，全过程需要1.47ms，系统效率得到了很大提高，初步完成了雷达信号的实时处理要求。

程序在VisualDSP++环境中运行，其脉冲压缩的输出波形结果如图2所示。

4结论

ADSP21160是当前较好支持多处理器并行处理的高性能DSP芯片，在以它为核心的并行处理机平台上，通过程序设计，算法优化，可以实现高速雷达信号的数字脉冲压缩处理。

参考文献

[1] 曾涛等.高速实时数字信号处理SHARC的原理及应用.北京理工大出版社，2000.6.

[2] 吴敏渊等.ADSP系列数字信号处理器原理.电子工业出版社，2002.4.