一种减小版图共模偏差的方法

石琴琴+张科峰+任志雄

摘 要： 在版图设计过程中经常会遇到差分输出信号共模点存在偏差的问题。以带共模反馈（CMFB）结构的两级运算放大器为例，对版图分别提取寄生电容C+CC和寄生电阻R进行后仿，对比后仿结果，验证了共模偏差主要是由于寄生电阻的影响。根据后仿结果，采用Calibre软件对版图寄生电阻R进行筛选，找到了影响版图共模点偏差的主要走线，通过将该走线改为并联的形式来减小寄生电阻，使输出差分信号共模偏差由0.172 3 mV下降到15.559 μV。

关键词： 共模偏差； 寄生参数； 并联； Calibre

中图分类号： TN710?34 文献标识码： A 文章编号： 1004?373X（2014）03?0122?03

A method of reducing the common mode deviation in layout

SHI Qin?qin， ZHANG Ke?feng， REN Zhi?xiong

（Huazhong University of Science and Technology， Wuhan 430074， China）

Abstract： The common mode deviation of differential output signals is commonplace during the layout design process. A two?stage operational amplifier with common feed?back （CMFB） structure is taken for example， the parasitic capacitors C+CC and parasitic resistors R of the layout are extracted to have post?simulation， through comparison， it is proved that the common mode deviation is mainly effected by parasitic resistors. According to the result， the parasitic resistor R of layout is screened by Calibre， and the main line affects the common mode deviation is. The common mode deviation of the differential output signals is reduced from 0.172 3 mV to 15.559 μV by decreasing the parasitic resistors through changing the lines into parallel connection.

Keywords： common mode deviation； parasitic parameter； parallel connection； Calibre

0 引 言

在版图设计过程中经常会遇到差分输出信号的共模点存在偏差等问题，尤其在设计高性能运算放大器的版图过程中更是常见。运放是模拟电路的基础，在LPF、VGA、ADC等电路中应用广泛[1?2]，如何设计一个高性能的运放对模拟电路设计者而言尤为重要。设计者在电路级一般较容易实现高性能的要求，但是版图设计过程中由于寄生效应的影响[3?5]，造成运放DC工作点发生偏移，严重时会直接导致电路不能正常工作。差分信号的共模点偏差是运放版图设计过程中常见的一个问题，版图设计者通常都会重点考虑版图布局对称性的要求而忽略某些敏感信号线的寄生效应对电路的影响。本文拟提出一种方法，通过 Calibre xRC提取寄生参数[6]进行后仿，采用排除法得到影响差分电路版图共模点的走线，然后通过适当的优化设计减小该走线的寄生效应，从而使版图的后仿结果达到设计要求。

1 方法介绍

1.1 问题说明

本文以带共模反馈的两级运算放大器电路为例说明该方法，电路结构如图1所示，OPA1的差分输入信号VIN_P，VIN_N经两级放大后输出差分信号VOUT_P，VOUT_N，OPA2为共模反馈电路，通过反馈电压[VB1，][VB2]使运放输出信号的直流点稳定。[Vbias1，][Vbias2，][Vbias3]为该运算放大器提供偏置电压。

对于一个全差分运算放大器来说，进行版图规划和布局时，特别需要注意对称性，本版图采用TSMC 0.18 μm CMOS设计工艺，完成图1电路的版图设计之后，进行DRC，ERC验证[7?8]；接下来运行Calibre xRC，提取R+C+CC寄生参数，生成CalibreView，用Spectre仿真config[9]得到版图的后仿结果如图2所示，从图2可以看到共模反馈运算放大器的layout的共模电平相差0.172 3 mV。

1.2 解决过程

分析以上仿真结果，共模点的偏差一般来自于版图走线寄生电阻的影响，寄生电容一般影响交流信号的摆幅和稳定性，所以首先验证这一推断。再次运行Calibre xRC，分别提取寄生电容C+CC和寄生电阻R并进行后仿，后仿结果对比如图3所示，只提取寄生电容（见图3（a））后仿差分输出几乎无共模偏差，而只提取寄生电阻产生了严重的共模偏差，很显然，共模点的偏差主要由于寄生电阻的影响。

图2 后仿差分输出电压（提取R+C+CC）

图3 提取不同寄生参数后仿结果对比

为了对版图每条走线所贡献的寄生参数进行分析，运行Calibre RVE，结果如图4所示。

图4 运行Calibre RVE的寄生参数结果

通过对寄生电阻进行筛选，可确定影响版图共模点值的主要走线，如图4所示主要有16条，将RVE的结果复制到Excel，同时在运行Calibre xRC时去掉以上16条线，即不提取这些走线的寄生参数，通过验证可知在没有提取这16条线的情况下对版图进行后仿结果正确，所以接下来的工作就是采用排除法找出对版图影响最大的走线。

再次运行Calibre xRC，提取R+C+CC，在Outputs选项中将以上16条线规避，图形界面如图5所示；然后每次删掉一组差分信号或者单个信号，迭代运行并仿真即可找到影响版图性能的走线。

图5 采用规避方法运行Calibre xRC

由仿真结果可知，在本文选择的实例中走线XI118/NET47的寄生参数导致运放输出共模点不对称，反馈到版图设计，对该走线进行优化。

1.3 版图优化

版图优化的主要目的是减小寄生效应，如果要减小寄生电阻主要采用并联走线的方式，减小电容主要采用串联走线的方式。金属孔不是越多越好，孔本身存在寄生电阻，在满足电流密度的情况下预留适当的余度进行打孔。

优化示意图如图6所示，可以看到最初的版本上下两排金属线的寄生电阻直接串联，通过加入两条金属线将上下两排走线连接起来，由于金属线并联的关系可以减小整体金属寄生电阻，提高版图的性能，实际优化对比如图7所示。

图6 版图优化示意图

图7 实际优化对比

1.4 结果分析

经过以上优化过程，对图1电路的版图重新运行Calibre xRC提取R+C+CC，仿真结果如图8所示，可以看到输出差分信号的共模点由之前的0.172 3 mV减小为15.559 μV，如果进一步对版图进行优化，或者在迭代的过程中多加入几条金属线的影响，该偏差会进一步减小。

图8 优化后版图后仿结果

2 结 论

本文提出的方法可大大减小在版图设计过程中产生的差分信号共模点偏差，通过对Calibre RVE的仿真结果分析，结合Calibre xRC的使用和排除法找到影响版图性能的走线，然后采用相应措施减小该走线的寄生效应提升版图后仿性能。这种方法可应用于运算放大器、混频器等射频模拟集成电路的版图设计。

参考文献

[1] RAVAVI B.模拟CMOS集成电路设计[M].西安：西安交通大学出版社，2003.

[2] ALLEN P E. CMOS模拟集成电路设计[M].2版.北京：电子工业出版社，2005.

[3] 金善子.版图设计中的寄生参数分析[J].中国集成电路，2006（11）：41?44.

[4] HASTINGS Alan.模拟电路版图的艺术[M].2版.北京：电子工业出版社，2011.

[5] QUIRK Michael，SERDA Julian.半导体制造技术[M].北京：电子工业出版社，2009.

[6] 于涛，窦刚谊.基于Calibre工具的SoC芯片的物理验证[J].科学技术与工程，2007，7（5）：836?838.

[7] Mentor Graphics Corporation. Calibre xRC user′s manual [M]. USA： Mentor Graphics Corporation， 2009.

[8] Mentor Graphics Corporation. Calibre verification user′s manual [M]. USA： Mentor Graphics Corporation， 2008.

[9] 何乐年，王忆.模拟集成电路设计与仿真[M].北京：科学出版社，2008.

图3 提取不同寄生参数后仿结果对比

为了对版图每条走线所贡献的寄生参数进行分析，运行Calibre RVE，结果如图4所示。

图4 运行Calibre RVE的寄生参数结果

通过对寄生电阻进行筛选，可确定影响版图共模点值的主要走线，如图4所示主要有16条，将RVE的结果复制到Excel，同时在运行Calibre xRC时去掉以上16条线，即不提取这些走线的寄生参数，通过验证可知在没有提取这16条线的情况下对版图进行后仿结果正确，所以接下来的工作就是采用排除法找出对版图影响最大的走线。

再次运行Calibre xRC，提取R+C+CC，在Outputs选项中将以上16条线规避，图形界面如图5所示；然后每次删掉一组差分信号或者单个信号，迭代运行并仿真即可找到影响版图性能的走线。

图5 采用规避方法运行Calibre xRC

由仿真结果可知，在本文选择的实例中走线XI118/NET47的寄生参数导致运放输出共模点不对称，反馈到版图设计，对该走线进行优化。

1.3 版图优化

版图优化的主要目的是减小寄生效应，如果要减小寄生电阻主要采用并联走线的方式，减小电容主要采用串联走线的方式。金属孔不是越多越好，孔本身存在寄生电阻，在满足电流密度的情况下预留适当的余度进行打孔。

优化示意图如图6所示，可以看到最初的版本上下两排金属线的寄生电阻直接串联，通过加入两条金属线将上下两排走线连接起来，由于金属线并联的关系可以减小整体金属寄生电阻，提高版图的性能，实际优化对比如图7所示。

图6 版图优化示意图

图7 实际优化对比

1.4 结果分析

经过以上优化过程，对图1电路的版图重新运行Calibre xRC提取R+C+CC，仿真结果如图8所示，可以看到输出差分信号的共模点由之前的0.172 3 mV减小为15.559 μV，如果进一步对版图进行优化，或者在迭代的过程中多加入几条金属线的影响，该偏差会进一步减小。

图8 优化后版图后仿结果

2 结 论

本文提出的方法可大大减小在版图设计过程中产生的差分信号共模点偏差，通过对Calibre RVE的仿真结果分析，结合Calibre xRC的使用和排除法找到影响版图性能的走线，然后采用相应措施减小该走线的寄生效应提升版图后仿性能。这种方法可应用于运算放大器、混频器等射频模拟集成电路的版图设计。

参考文献

[1] RAVAVI B.模拟CMOS集成电路设计[M].西安：西安交通大学出版社，2003.

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[3] 金善子.版图设计中的寄生参数分析[J].中国集成电路，2006（11）：41?44.

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[6] 于涛，窦刚谊.基于Calibre工具的SoC芯片的物理验证[J].科学技术与工程，2007，7（5）：836?838.

[7] Mentor Graphics Corporation. Calibre xRC user′s manual [M]. USA： Mentor Graphics Corporation， 2009.

[8] Mentor Graphics Corporation. Calibre verification user′s manual [M]. USA： Mentor Graphics Corporation， 2008.

[9] 何乐年，王忆.模拟集成电路设计与仿真[M].北京：科学出版社，2008.

图3 提取不同寄生参数后仿结果对比

为了对版图每条走线所贡献的寄生参数进行分析，运行Calibre RVE，结果如图4所示。

图4 运行Calibre RVE的寄生参数结果

通过对寄生电阻进行筛选，可确定影响版图共模点值的主要走线，如图4所示主要有16条，将RVE的结果复制到Excel，同时在运行Calibre xRC时去掉以上16条线，即不提取这些走线的寄生参数，通过验证可知在没有提取这16条线的情况下对版图进行后仿结果正确，所以接下来的工作就是采用排除法找出对版图影响最大的走线。

再次运行Calibre xRC，提取R+C+CC，在Outputs选项中将以上16条线规避，图形界面如图5所示；然后每次删掉一组差分信号或者单个信号，迭代运行并仿真即可找到影响版图性能的走线。

图5 采用规避方法运行Calibre xRC

由仿真结果可知，在本文选择的实例中走线XI118/NET47的寄生参数导致运放输出共模点不对称，反馈到版图设计，对该走线进行优化。

1.3 版图优化

版图优化的主要目的是减小寄生效应，如果要减小寄生电阻主要采用并联走线的方式，减小电容主要采用串联走线的方式。金属孔不是越多越好，孔本身存在寄生电阻，在满足电流密度的情况下预留适当的余度进行打孔。

优化示意图如图6所示，可以看到最初的版本上下两排金属线的寄生电阻直接串联，通过加入两条金属线将上下两排走线连接起来，由于金属线并联的关系可以减小整体金属寄生电阻，提高版图的性能，实际优化对比如图7所示。

图6 版图优化示意图

图7 实际优化对比

1.4 结果分析

经过以上优化过程，对图1电路的版图重新运行Calibre xRC提取R+C+CC，仿真结果如图8所示，可以看到输出差分信号的共模点由之前的0.172 3 mV减小为15.559 μV，如果进一步对版图进行优化，或者在迭代的过程中多加入几条金属线的影响，该偏差会进一步减小。

图8 优化后版图后仿结果

2 结 论

本文提出的方法可大大减小在版图设计过程中产生的差分信号共模点偏差，通过对Calibre RVE的仿真结果分析，结合Calibre xRC的使用和排除法找到影响版图性能的走线，然后采用相应措施减小该走线的寄生效应提升版图后仿性能。这种方法可应用于运算放大器、混频器等射频模拟集成电路的版图设计。

参考文献

[1] RAVAVI B.模拟CMOS集成电路设计[M].西安：西安交通大学出版社，2003.

[2] ALLEN P E. CMOS模拟集成电路设计[M].2版.北京：电子工业出版社，2005.

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[4] HASTINGS Alan.模拟电路版图的艺术[M].2版.北京：电子工业出版社，2011.

[5] QUIRK Michael，SERDA Julian.半导体制造技术[M].北京：电子工业出版社，2009.

[6] 于涛，窦刚谊.基于Calibre工具的SoC芯片的物理验证[J].科学技术与工程，2007，7（5）：836?838.

[7] Mentor Graphics Corporation. Calibre xRC user′s manual [M]. USA： Mentor Graphics Corporation， 2009.

[8] Mentor Graphics Corporation. Calibre verification user′s manual [M]. USA： Mentor Graphics Corporation， 2008.

[9] 何乐年，王忆.模拟集成电路设计与仿真[M].北京：科学出版社，2008.