一种低抖动电荷泵锁相环频率合成器

杨霄垒，施斌友，黄召军，季惠才

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

1 引言

锁相环电路是一种重要的数模混合电路，广泛应用于现代电子技术和通信领域，例如调频信号解调，移相键控信号解调和位捕捉技术。传统的晶体振荡器由于提供的频率较低，因此锁相环电路被广泛应用到当今的微电子电路中。随着微处理器和通讯系统性能的不断提高，芯片工作频率不断提高，芯片面积不断缩小，功耗不断降低，人们对锁相环的性能也提出了更高的要求。高速、低功耗、低相位抖动是高性能锁相环的三个基本要求。

锁相环种类繁多，目前应用最多的是电荷泵锁相环，因为电荷泵型锁相环与传统锁相环结构相比，具有稳定性高、功耗低、输出频率信号性能好等特点。本文采用0.13 μm 1.2 V CMOS工艺，设计了一种应用于直接式数字频率合成器电路的电荷泵锁相环电路。

2 锁相环电路设计

图1所示为本文设计的电荷泵锁相环频率合成器电路的原理框图，由鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LF）、压控振荡器（VCO）和分频器（Divider）组成。

图1 电荷泵锁相环频率合成器电路原理框图

鉴频鉴相器检测输入参考时钟和分频器输出时钟间的相位差，产生电荷泵的控制up/down信号。电荷泵根据up/down信号的关系，产生输出电流，通过环路滤波器将电流转换为电压，从而产生压控振荡器的控制电压信号。压控振荡器根据控制电压的变化调节输出频率。该频率信号作为锁相环的输出信号，锁相环输出信号经过分频器后，回到鉴频鉴相器的输入端，从而形成一个闭环的动态系统。因此整个系统形成一个反馈系统，压控振荡器的输出频率最终锁定为参考频率。

2.1 鉴频鉴相器

鉴频鉴相器是锁相环的关键部件，主要功能是鉴频和鉴相，即检测输入信号与分频器输出信号的相位差和频率差，并据此产生电荷泵的控制信号，它的性能决定着锁相环的精度和稳定度。

本文设计的电荷泵锁相环参考频率最高为60 MHz，因此我们选择全数字鉴频鉴相器，其具体结构如图2所示。该电路是由RS结构实现的D触发器组成的典型结构，图中4个虚线框内的结构为用两个与非门构成的锁存器，1与4完全相同，2与3完全相同，1与2组成一个D触发器，3与4组成一个D触发器。每个D触发器用于检测输入信号的下降沿，一旦出现下降沿，将会产生相应的输出。在复位端加入可控延时单元，消除死区。

2.2 电荷泵

电荷泵电路是锁相环中的重要部分之一，电荷泵按类型可分为电压型电荷泵和电流型电荷泵，电压型电荷泵的缺点是在锁定时，由于对环路滤波器的充放电不同，其输出抖动和噪声都比较大，目前在高性能锁相环电路中主要还是采用电流型电荷泵结构，因为该结构的锁相环性能稳定，抖动性能好。

本文采用的电流型电荷泵结构如图3所示，它是一种自举[1]电荷泵结构，相对于传统的电荷泵结构[2]具有消除电荷共享效应的特点。MP15、MP16、MN6、MN7为开关管，MP15与MP16、MN6与MN7的控制信号相反。单位增益放大器使LPF节点和放大器输出点电压保持相同。当MP15开启、MP16关闭时，net2通过MP15和单位增益放大器，使net2与LPF电压相同，从而当MP16开启时，由于其源漏电压相同，消除了MP16管的电荷共享效应。同理，当MN6管开启时，MN7管关闭，net3通过MN6和单位增益放大器使net3与LPF电压相同，从而当MN7导通时，由于其源漏电压相同，消除了MN7管的电荷共享效应。

图2 鉴频鉴相器电路图

图3 自举电荷泵结构

图4中为电荷泵的电流产生电路，电流产生电路通过MP3、MP4、MN1、MN2和R2产生电流，由于该电路有两个收敛点，为了使电路能够正常启动，添加了启动电路，MP1、MP2和MR1为启动电路。产生的电流通过MP5、MP6、MP7、MP8镜像电流管，将电流放大，然后通过MP13和MN4镜像给电荷泵的电流源管MP14和MN5，其中S1、S2、S3为可编程开关，用于控制电荷泵的电流值大小。通过该可编程结构，可产生8种不同的电荷泵输出电流值，这个可通过数字寄存器来配置选择。在该电流源产生电路中，MN1管使用的是自然管，主要是因为电荷泵电路工作电压为1.2 V，而MP4采用二极管连接方式，留给MN1的Vds电压很小，只有自然管能够满足要求。

图4 电荷泵电流产生电路

2.3 压控振荡器

压控振荡器是锁相环中的关键电路，它的性能直接决定了锁相环输出频率信号的性能。一个负反馈电路的环路必须满足以下两个条件[3]：

也可以将第二个条件理解为总相移为360°。那么电路就会在频率ω0处振荡，在存在温度和工艺变化的情况下，为了确保电路振荡，我们将选择环路增益至少两倍或三倍于所要求的值。当前工艺一般采用的是环形振荡器和LC振荡器。本文选择的是环形振荡器。

由于本文锁相环的最初目标输出频率范围为400 MHz～1 GHz，而电源电压为1.2 V，因此VCO的控制电压范围最大只有0.4 V，因此其VCO增益为1.25 GHz·V-1，该值比较大。高的VCO增益将会带来大的锁相环带宽，从而降低锁相环抖动性能。因此，本文为了降低压控振荡器的增益，采用多个压控振荡器，即根据输出频率要求，通过寄存器配置选择相应的压控振荡器使其工作。每个压控振荡器用于输出某一个频率范围，压控振荡器的延迟单元个数越少，输出频率越高。

图5所示为每个压控振荡器延迟单元的结构，其中S信号为使能信号，Vcont为压控振荡器控制信号，Vin1、Vin2为输入信号，out1、out2为输出信号。当S为高电平时，其所在的压控振荡器工作，当S为低时，其所在的压控振荡器关闭。

图5 延迟单元电路图

3 电路仿真

图6所示为本文电荷泵锁相环电路的版图，芯片面积大约为0.6 mm×0.5 mm。

对于输出频率为1 GHz、参考频率为50 MHz的电路，提取版图寄生参数后，使用Hsim进行仿真。由图7可以看出此时VCO控制电压为600 mV，VCO正常工作。电路上电到锁相环锁定的时间大约为4.5 μs。图8显示了输出频率和参考频率，输出时钟频率为1 GHz。整个芯片功耗为19.6 mW。图9使用MATLAB对仿真结果数据进行处理，计算最大周对周抖动为11 ps。

图6 电荷泵锁相环电路版图

图7 上电后VCO控制电压仿真图

4 结论

本文基于0.13 μm 1.2 V CMOS工艺设计了一个输出频率范围为400 MHz～1 GHz、低抖动的电荷泵锁相环电路。电路采用电流型电荷泵自举结构以消除电荷共享效应，通过多个VCO的选择来获得更小的锁相环相位抖动。表1为该锁相环性能表。

图8 锁相环输出频率与参考频率

图9 锁相环输出信号抖动

表1 锁相环性能表

[1] M G Johnson, E L Hudson. A Variable Delay Line PLL for CPU-Coprocessor Synchronization[J]. IEEE Journal of Solid-State Circuits, 1988, 23(10): 1218-1233.

[2] Best R E. Phase-locked loops, theory, design and applications (2nd ed) [M]. McGraw-Hill, 1993.

[3] Behzad Razavi著，陈贵灿等译. Design of Aanlog CMOS Integrated [M]. 西安：西安交通大学出版社，2003.