基于多比特带通△∑调制器的射频数字功放

朱 蕾,周 强,谭 笑

(解放军总参谋部第六十三研究所,江苏 南京 210007)

射频功率放大器是无线通信系统的重要组成部分，它是决定发信机输出信号的质量和工作效率的主要因素。为了保证放大信号的线性性能，传统的模拟功放须工作在线性区域，这使得电源使用效率低，而基于△∑调制器(DSM)的数字功放将数字信号转换成脉冲信号，驱动器件使其工作在开关状态，从而能大大提高功放的放大效率。由于DSM采用过采样技术，对系统速率要求较高，所以一直以来仅在数字音频等低频功放中得到应用。但近年来，随着数字信号处理器集成水平和速度的提高，数字功放也逐渐向宽带和高频应用领域发展。本文给出了一种基于多比特带通△∑调制(BPDSM)的射频数字功放结构。

1 基于多比特BPDSM的数字功放原理

基于多比特BPDSM的数字功放结构框图如图1所示。

图1 数字功放结构框图

输入射频信号经过带通△∑调制后，输出包含射频信号频谱信息的脉冲信号，该信号驱动由多个开关功放单元组合而成的多电平开关电路实现高效放大，放大后的脉冲功率信号由带通滤波恢复为射频功率信号[1-2]。

图1中数字功放放大过程中各节点 (A、B、C、D)的信号频谱如图2所示。

2 多比特BPDSM的设计

△∑调制器的原理[3]框图如图3所示。

其中，Hu(z)为信号传递函数(STF)，He(z)为噪声传递函数(NTF)。

图2 数字功放各节点对应的信号频谱

图3 Σ△调制器原理框图

DSM首先基于过采样技术降低量化噪声e(n)，在此基础上，通过噪声传递函数NTF进一步抑制信号带内的量化噪声，该过程称为噪声整形。从图2(b)、(c)中可以看出，噪声整形的过程将量化噪声从带内推向了带外，使得可以通过带通滤波器衰减带外噪声，将信号恢复。

由式(1)可知，DSM的设计主要是 NTF和 STF的设计，其设计方法许多文献都详细介绍过，本文不再赘述。按照参考文献[3-4]中的方法,本文设计一个中心频率为30 MHz、带宽为 5 MHz的 2 bit 4阶 BPDSM，其 STF为 1，NTF为：

以-1 dBFS幅度的单音信号为输入，通过Matlab仿真得到2 bit 4阶BPDSM的输出信号频谱如图4所示。

从图4中可以看出，带内噪声抑制达到70 dBc，带外噪声在-40 dBc以下。

图4 4阶2 bit BPDSM的仿真频谱

DSM的FPGA实现有多种结构，最常用的有CIFB、CRFB、CIFF等，本系统采用图5所示CRFB(Cascade of Resonators with Distributed Feedback)结构。

图5 BPDSM实现结构

该结构的状态矩阵为：

由式（2）和式（3），通过状态矩阵的变换，可得到结构中的参数 a、b和 g。

在2 bit 4阶BPDSM的FPGA实现过程中，由于图5所示的结构中有较多的反馈支路，两个寄存器间的最长路径要执行三个加法、两个乘法和一个量化判决运算，这导致关键路径延时过大,系统性能无法达到设计要求。为此，本文综合采用流水线、超前计算和重定时技术[5-6]，将图5所示的经典CRFB结构，改进为图6所示结构。

改进后的结构中，最长路径需要执行的运算减少为两个加法、一个乘法和一个判决。由于输出v(n)只有2 bit共4种取值，因此可以将反馈支路的所有乘法运算结果预存于FPGA中，这样判决后只需进行选择，而不需进行乘法运算，可进一步减小关键路径时延。

改进后 BPDSM的FPGA最高运行速度达到200 MHz，满足设计要求。

3 多电平开关电路的设计

输入信号经过BPDSM后转换为多电平脉冲信号，因而不能直接驱动开关功放。

图6 改进后的BPDSM实现结构

为此，本文采用图7中的多电平开关功放电路实现对多比特调制信号的高效开关放大。

图7 多电平开关功放电路

如图7所示，该电路以具有独立电源的电压型开关功放[7]为基本单元，通过N个功放单元组合。每个功放单元可输出+Vi、-Vi共两个电平(i=1、2…N)，各单元的电源电压按二进制进行配置，即Vi=2Vi+1。按照一定的控制逻辑对N个单元的输出电平进行组合，可实现2N电平信号的输出，从而满足N比特Δ Σ调制信号的放大需求。

由于多电平开关功放采用二进制电源电压配置，单元1的电源电压为单元2的两倍，因而能输出+3/2VDD、+VDD、-VDD、-3/2VDD4个电平， 分别对应 BPDSM的 2 bit输出信号的 4个状态量 11、10、01、00,如表1所示。

表1 四电平开关功放控制逻辑

4 数字功放性能测试

BPDSM调制在FPGA中实现。本文以Altera公司StratixII系列EP2S60F672C3芯片为硬件平台，其所耗资源和性能如表2所示。

表2 2 bit 4阶BPDSM占用资源表

以30 MHz单音信号输入，BPDSM的输出频谱如图8所示。

对比图4和图8，FPGA输出频谱与设计的△∑调制器输出特征相符，输出信号频率为30 MHz，带内量化噪声被大量抑制，可达到70 dB以上，同时带外噪声抑制在40 dB以上，达到设计要求。

图8 2 bit 4阶BPDSM的FPGA实现频谱

图9是经过开关放大和带通滤波后的输出信号频谱，输出信号功率约10 W(图中显示是测试时经过了30 dB衰减的结果)。

图9 开关放大并带通滤波后输出信号频谱

与BPDSM输出信号频谱相比，滤波后信号带外噪声被显著抑制，但带内噪声有所增加。这是由于系统中多电平开关功放电路由分立器件实现，元件的寄生参数和变压器的性能限制所致。

线性是功放的另外一个重要指标,图10给出了双音间隔200 kHz输入时的输出信号频谱。从图中可以看出,三阶互调达到-57 dBc。

图10 放大并滤波后的输出双音信号频谱

表3给出了数字功放系统的基本性能指标，可以看出，数字功放的综合性能优于传统模拟功放，效率和线性都得到了大幅度提高。

表3 数字功放系统性能

本文介绍了基于多比特带通△Σ调制器的数字功放原理及结构，并给出了多比特带通△Σ调制器和多电平开关功放电路的设计实现方法，最后，利用FPGA器件和分立元件实现了30 MHz 10 W数字功放，系统效率达到60%以上。

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