运载火箭大容量CPCI集成数据采集与测试系统设计

2012-05-11赵娜张磊

航天控制 2012年1期

赵娜张磊

北京航天自动控制研究所，北京 100854

随着运载火箭箭上设备集成化、智能化程度的不断提高，对其测试诊断的要求也日趋复杂，由于箭上设备集成了高速数据总线接口、控制、自测试等多种功能，带来了其测试接口种类多，测试数据信息量增加的问题，如何构建性价比高、性能优越的运载火箭箭上设备综合测试系统成为目前努力探索的课题。本文针对某运载火箭箭上系统的实际测试需求，提出了一种基于CPCI总线的测试系统软硬件实现方案，其各个组成模块实现了自主研发，测试系统具有体积小、集成度高、数据吞吐量大等特点，并利于扩展，以满足不同的需求。

1 系统测试需求及实现难点分析

系统要求测量箭上设备一次电源、惯性测量系统、执行机构等关键参数。根据测试信号种类的不同，具体的测试要求包括：不少于44路开关量输入测量，测量时间分辨率不高于1ms；48路实时模拟量信号，循环测量周期不高于20ms；14路实时频率量信号，循环测量周期不高于200ms；实时接收4路RS-422串口信号和1路传输速率2M的高速串口信号，实时监听1553B总线数据，要求数据无漏帧，并记录数据发送的时间。要求测试系统与被测信号隔离，且存贮的每个测量周期的数据应带测量时间，其主要模块的设计要实现自主研发，设备要求小型化和便于携带，并具备一定的扩展能力。设计时要充分考虑测试的安全性和可靠性，不允许测量电路故障造成箭上设备的损坏。

综合以上需求，要求测试系统具有较强的实时性、信息处理能力和测试数据的吞吐能力。而且由于国产处理器和芯片的技术水平相比国际先进水平差距较大，系统的实现必须考虑测试总线、测试模块、测试软件、CPU处理能力等各个方面。对系统的实现难点进行综合分析，可概括为以下几点：

1)国产处理器性能不足与高性能测试系统之间存在一定的矛盾；

2)A/D采集路数多，测试实时性要求高；

3)要求实时监听并记录总线和串口的数据，测试数据信息量大，对测试系统数据吞吐量提出了较高要求；

4)系统必须具有较强的实时数据处理和自动判别能力；

5)测试信号种类多，信号调理工作量大，但要求设备体积小，便于携带。

2 系统构成与实现方案

2.1 CPCI总线选择

外围互连(Peripheral Component Interconnect，PCI)总线，是一种高性能32/64位地址/数据复用，高速外围设备接口局部总线。其传输速度最高可达132MB/s，且具有良好的兼容性，符合总线规范的模块可以插入任何PCI系统并可靠地工作。

紧凑型PCI(Compact PCI，简称CPCI)，是国际工业计算机制造者联合会(PCI Industrial Computer Manufacture’s Group，PICMG)于1994年提出的一种总线接口标准，是以PCI电气规范为标准的高性能工业用总线。

CPCI技术是在PCI技术基础之上经过改进而成，具体表现为以下3个方面：1)继续采用PCI局部总线技术；2)摒弃PCI传统机械结构，改用经过20年实践检验的高可靠欧洲卡结构，改善了散热条件、提高了抗振动冲击能力、符合电磁兼容性要求；3)摒弃PCI的金手指式互连方式，改用2mm密度的针孔式连接器，具有气密性、防腐性，进一步提高了可靠性，并增加了带载能力。

CPCI技术中最突出、最具吸引力的特点是热插拔。简言之，就是在运行系统不断电的条件下插入或拔出功能模块，而不破坏系统正常工作的一种技术。该技术适于应用在要求实时数据采集、高速运算、模块化及高可靠度、可长期使用的军事系统、航空航天等领域。因此，开发基于CPCI总线的板卡具有非常重要的现实意义。

2.2 测试系统组成

系统由测试机箱、主计算机模块、各功能测试模块、信号调理模块、信号转接卡及测试软件组成，各模块通过CPCI背板连接。系统功能设计原理见图1所示。主计算机模块运行应用程序对各功能模块进行初始化并提取CPCI总线数据，各功能模块在主计算机模块调度下实现相应的测试与控制功能。从系统体积、便于安装和散热性等方面考虑，测试机箱采用了3U，19英寸抽屉式密封整体框架结构形式。由背板将机箱内部分为前、后两部分，前半部分安装CPCI 3U功能模块，后半部分安装CPCI 3U信号转接卡。系统结构设计紧凑，易于扩展，并且综合考虑了电磁兼容、热设计等因素。

图1 系统功能原理框图

2.2.1 主计算机模块

主计算机模块采用龙芯2F处理器，负责对各种外部设备和系统接口的初始化，以及设备应用程序运行。具有可靠性高、功耗低、速度快等优点。模块主要由5个部分构成，包括显示、网络、南桥、PCI桥、PCI转IDE部分电路，主计算机模块设计原理见图2所示。显示部分采用独立显示芯片XGI Volari V2；网络部分通过处理器芯片提供的MAC，外接2片PHY进行功能扩展；PCI桥采用PLX 6254，可实现透明和非透明桥功能。系统支持的接口有：以太网接口、RS-232接口、VGA接口、IDE接口和USB接口。系统支持512KB EEPROM、512MB板载内存和24GB挂接IDE电子硬盘。EEPROM存储系统引导软件，IDE电子盘存储操作系统和应用软件。

图2 主计算机模块原理图

2.2.2 A/D模块

A/D模块硬件电路主要实现模拟信号采样、A/D转换处理功能。模块主要由9个功能块构成：多路模拟量输入及通道转换组合控制电路，输入模拟信号增益控制电路， A/D转换及范围控制电路，磁器件隔离电路，采样数据缓存器FIFO、通道组合控制码寄存器电路，定时器电路，由计数器、比较器、扫描循环长度控制电路、扫描地址产生电路、A/D转换启动控制电路、转换完成信号响应电路和数据写入FIFO寄存器控制电路等组成的硬件扫描控制电路，由PCI9052等构成的总线接口及控制电路，以及数据传输和中断控制部分。模块设计原理见图3所示。A/D模块具有多路信号切换循采、A/D转换启停可控、通道可选、采样速率可设置等功能。A/D信号调理模块负责对输入信号进行调理，将调理后的信号送A/D模块处理，信号接入前利用线性光电隔离放大器进行双端输入隔离。A/D信号调理模块不占用CPCI总线槽位，与A/D模块通过非CPCI总线通讯。通道切换速度足够高以确保采样时相应通道信号已保持平稳。

图3 A/D模块原理图

2.2.3 开关量输入模块

开关量输入模块实现开关量并行采集功能，通过对各路状态信号的实时监测，记录其状态和时间信息。模块主要由4部分构成，包括光耦隔离电路、施密特整形电路、可编程逻辑处理单元、CPCI接口电路。光耦隔离电路主要是接收开关量输入信号，将其转变为相应的TTL逻辑电平的“1”或“0”。施密特整形电路可以将上下沿变化缓慢的信号整形为边沿陡峭的矩形波。可编程逻辑器件可以对输入信号进行采样和中断处理。处理好的信号可以通过PCI总线进行实时读取，以监测现场的状态。开关量模块设计原理见图4所示。模块支持中断和查询两种工作方式。状态发生变化时将当前状态存入缓冲区并可触发中断。

图4 开关量模块原理图

2.2.4 1553B总线接口模块

1553B总线接口模块采用超大规模集成芯片(VLSI)，具有单总线双通道冗余通讯特性，支持变压器耦合方式，工作方式为BC，RT，MT和RT/MT方式可选，支持中断及查询方式。模块设计原理见图5所示。模块为智能板卡，工作在MT或RT/MT模式时要求板卡监听总线上的所有信息，并对监听数据重组后传送至主计算机模块。为避免中断频繁导致占用主计算机模块大量资源，要求对中断做特殊处理：具备每接收并处理多个1553B消息或每间隔一定时间，这两个条件之一即向主计算机模块发送一次中断，并通过DMA方式发送数据至主计算机模块。数据传输位速率可以达到1Mbit/s。

图5 1553B总线接口模块原理图

2.2.5 串口模块

串口模块用于接收4路RS-422串口数据和1路高速串口数据，并通过CPCI总线转发至主计算机模块。模块主要包含4个部分：RS-422接口电路、FPGA电路、数据存储电路和CPCI接口电路，另外还包括电源电路、复位电路。模块设计原理如图6所示。用光耦隔离接收RS-422信号和高速串口信号。为了实现多路串口数据并行接收，采用FPGA实现数据接收、通讯协议解析及数据存储。由于高速串口通讯协议复杂，实现该协议占用的FPGA内部资源较多，单片FPGA难以同时实现高速和低速串口通讯协议，因此高速和低速串口电路各采用1片FPGA。选择PCI9030芯片作为桥接芯片，PCI9030是PCI9052的新版本，采用SMARTarget技术，性能有很大的提升。该芯片完全实现PCI V2.2规范，并且能够实现132MB/s的突发传输。考虑模块对存储能力的要求，在低速串口FPGA外部扩展了存储器。两片FPGA共用地址和数据总线及部分控制信号，通过独立的片选信号以确保两片FPGA不会发生冲突。

图6 串口模块原理图

2.2.6 频率测量模块

频率测量模块的功能是对信号进行频率或占空比测量。频率测量采用闸门时间修正法。闸门时间修正法就是对规定的闸门时间进行修正，使得闸门时间为被测信号周期的整数倍，以得到正确的闸门时间。闸门时间通过计数器对频标计数来获得。精确门的开启和关闭由被测信号和预置门控制，计数器1和计数器2在精确门的控制下对频标和被测信号进行计数。设频标的周期为Tξ，则被测信号的频率F为：

(1)

式中，Nx为计数器1计量的个数，Nξ为计数器2计量的个数。

模块的硬件原理框图如图7所示。信号由CPCI底板连接器输入后经过光电隔离芯片进入FPGA内。图中虚线框内的电路由一片FPGA实现，计数器中每个测量通道有两个计数器，一个对晶振计数，另一个对信号进行计数。正弦波信号经线性光耦隔离后再经比较器脉冲整形后进入FPGA。