Altera最新IP内核产品降低高性能40GbE／100GbE 设计复杂度

Altera推出40Gbps以太网（40GbE）和100Gbps以太网（100GbE）知识产权（IP）内核产品。这些内核能够高效地构建需要大吞吐量标准以太网连接的系统，包括芯片至光模块、芯片至芯片以及背板应用等。介质访问控制（MAC）和物理编码子层以及物理介质附加（PCS＋PMA）子层IP内核符合IEEE 802.3ba－2010标准要求，降低用户在Altera 28nm Stratix V FPGA和40nm Stratix IV FPGA中集成40GbE和100GbE连接的设计复杂度。

Altera支持40GbE／100GbE系统级吞吐量，提高FPGA设计人员的设计抽象级，同时提升设计团队的效能。40GbE以及100GbE MAC和PHY IP内核提供的接口包括一个基于数据包的通道，与前一代以太网系统在逻辑上兼容。数据速率高达28.05Gbps和14.1Gbps，并且具有收发器的Altera Stratix V GT和GX FPGA，以及数据速率达到11.3Gbps的Stratix IV GT FPGA都支持这些内核。