无人机数字视频图像传输技术
2011-03-21蒋文丰万永伦
蒋文丰,万永伦
(中国西南电子技术研究所,成都 610036)
1 引 言
无人机(Unmanned Aerial Vehicle,UAV)在现代战争中扮演着越来越重要的角色。与有人驾驶飞机相比,无人机可以做大过载机动,不受限制地改变飞行姿态,具有较好的隐身性,深入敌后危险地带不用担心人员伤亡问题[1]。无人机投入作战使用的最大优势一直体现在情报侦察上,视频图像信号是无人机的主要侦察信息[2],也是无人机测控系统的重要组成部分。目前国内外大多数无人机视频图像传输系统采用模拟方式,该方式易受复杂环境干扰,而数字传输抗干扰能力强,图像传输质量不易受环境干扰,加密方便,保密性高,便于集成化且易于与外界直接通信[3],更适合于无人机视频图像传输。本文研究了无人机测控系统数字视频图像传输系统中固定速率图像编码数据在信道编码器中的处理过程。
2 视频图像的数字化传输方案
无人机数字视频图像传输系统整体结构如图1所示,机载摄像机获取高质量的视频信号,经预处理和图像编码,送往无线通信系统,对图像编码数据进行信道编码后送往调制器,通过信道变频放大处理,由天线完成发射。接收系统实现相反的过程,最终在显示器上显示视频信息。
由于复杂战场环境存在强电磁干扰、噪声及障碍物等,无人机无线信道误码率高,故需对编码后图像数据进行纠错编码,使其可靠传输。CCSDS(The Consultative Committee for Space Data Systems)标准给出了能有效提高无线链路传输可靠性的编码体制,标准中推荐了采用RS(255,223)编码和卷积编码级联的数据编码方案[4]。在标准中,规定了RS编码的交织深度可选择为I=1,2,3,4,5,其中1表示无交织,I越大纠错能力越强,但是相应的系统越复杂,占用的资源越多,I=4是目前大多数无线通信系统常用的设置[5]。
图1 无人机数字图像传输系统Fig.1 Digital video image transmission system for the UAV
本文将要讨论的基于RS+卷积级联编码数字图像传输方案如图2所示。首先对图像编码数据缓存,然后按照CCSDS标准对每帧数据进行分组、补零后进行RS编码,编码数据剔除补零位,将原始数据和校验数据重新组合成帧,新数据帧插入帧头后进入下一步处理。由于RS编码是以字节为单位,因此需要进行并串转换,并串转换后的bit信息流进入卷积编码。RS+卷积级联编码体制能在低仰角及遇到信道突发衰落时显著改善数据传输质量,这给传输系统及地面设备的设计带来了高度的灵活性。
图2 信道编码处理过程Fig.2 Schematic diagram of the channel encoding
3 数字系统速率匹配
由于RS是块编码体制,要想译码必须找到编码数据块的起始和终止位,对RS编码后数据进行帧头信息的插入是为了在接收端定位编码数据块。接收系统搜索卷积译码器的输出数据流来判定帧头,以定位编码块数据。由于信道误码的存在,接收系统有一定的概率漏检测帧头信息,漏检测帧头信息会导致整帧数据的丢失,此时系统误码率要大于漏检测帧头信息概率。假设信道误码率为P,帧头的长度为M(以字节为单位),那么漏检测帧头信息概率η=1-(1-P)8M。表1给出了几组映射关系,从中可以看出漏检测帧头信息概率比信道误码率高一个数量级,使得RS编码获得的增益无法得到,需要一种能够在帧头信息位出错时能正常定位编码数据块的机制。
表1 η与信道误码率P和帧头长度M的关系Table 1 The relationship between ηand P,M
3.1 帧同步环
由上面的分析可知,如果只采用检测帧头信息的方法来定位RS编码块数据,漏检测帧头信息会丢失整帧数据。当帧数据中有帧头信息或者由于误码导致出现错误的帧头信息时,单纯的检测帧头信息的方法也会造成错误,导致数据丢失。这里定义正确检测到帧头信息为真同步,检测到错误的帧头信息(包括检测到数据中的帧头信息和误码产生的帧头信息)为假同步,而漏检测帧头信息为漏同步。
为了对抗假同步和漏同步,正确地定位RS编码块数据,本文设计了一种能有效识别真同步、假同步和漏同步3种情况的帧同步环结构,其结构如图3所示。其工作模式有4种:搜索、捕获验证、锁定和保持锁定。帧同步器最初处于搜索状态,这时触发器D1的输出为高电平,Q为低电平。当帧头检测器检测到帧头信息输出第一个同步指示信号时,帧同步环初始化进入捕获验证状态。捕获验证的目的是鉴定识别器输出的第一个同步指示的真假。鉴定的依据是:真同步具有固定的周期,而假同步没有。如果鉴定结果为真,帧同步环进入锁定状态,反之回到搜索状态。识别器输出的第一个同步指示使帧同步计数器归零,然后将帧同步计数器的输出与识别器输出相与,若同步指示为真,则与门C有输出。但考虑到噪声的影响,在为真的情况下,不一定每帧都有输出;同理,在为假的情况下,不一定每帧都无输出,所以要连续监视K-1帧,其间如果同步指示为真的个数大于等于m-1(K≥m),则帧同步环进入锁定状态。
图3 帧同步环结构Fig.3 Structure of the frame synchronization loop
电路的具体工作过程为:第一个同步指示通过与门B使帧同步计数器归零,同时触发D2,其Q端输出上升沿使K-1计数器、m-1计数器归零,同时关闭B门,此时帧同步环进入捕获验证状态。帧同步计数器输出周期性的脉冲信号,与识别器输出的同步指示在与门C中相与[6]。如果在K-1计数器记满之前m-1计数器先记满,表示符合锁定条件,这时m-1计数器输出信号使D1翻转,帧同步环进入锁定状态,帧同步脉冲输出;如果在K-1帧内m-1计数器无输出,表示不符合锁定条件,K-1计数器输出使触发器D2复位,帧同步器又回到搜索状态。进入锁定状态后,D1触发器输出为低电平,与门E、G输出为低,m-1、K-1计数器停止计数,帧同步环进入保持锁定状态,按固定周期输出帧同步脉冲。在保持锁定状态下,帧同步器需进行锁定保持检验,以便在载波或位同步失锁时,转入搜索状态。检验锁定是否继续保持由N计数器完成,在锁定状态下,当与门C无输出时,表示识别器漏失同步,N计数器即开始计数,当连续N帧漏失同步时,N计数器记满,输出信号使D1、D2触发器复位,帧同步环重新进入搜索状态。
帧同步环的功能是在帧头信息出错的情况下能够利用同步脉冲完成编码数据块的定位,但是它要求输入的数据具有如图4所示的格式,即任意相邻的两帧间不能插入多余数据。
图4 源数据流格式Fig.4 The format of the source data
3.2 速率匹配
假设机载图像处理系统和无线传输系统之间的信息传输采用8 bit位宽的并行接口,帧长为L(字节),帧头长度为M(字节),读时钟fin由无线传输系统提供,无线传输系统工作时钟为fsys,卷积编码采用(7,1/2),那么系统最终的图像传输比特流数据率为
由于视频图像的数据量大,而且实时性要求高,RS+卷积编码工作一般采用FPGA实现,在FPGA数字系统中fout由DDS产生,对于32位的DDS有:
式中,φ为相位因子, fout为数字系统通过DDS产生的时钟,?·」为下取整符号。由于 φ是整数,不能保证 fout=fout,一般情况下都有 fout
从系统兼容性和减少延时的角度看,插入废帧是不允许的,需要一种能进行速率匹配的机制。由于图像数据速率恒定,图2中缓存模块之前的数据流也应该速率恒定,尽管RS编码后数据对缓存模块的写入是按块突发写入的,但是相邻两块之间写入的时间间隔是恒定的,而缓存模块数据的读取时钟为 fout/16,因此可以在每次突发写缓存时获取缓存中剩余数据量N来判断 fout与 fout之间的大小关系。如果N持续下降,表示 fout>fout,为保证数据的连续性,将φ修改为φ-1,降低数据发送速率,N的下限为「L×8×4/(φ+1)?bit(「·?为上取整符号),此下限保证下一次判决前,不会因为 φ=φ+1而导致数据不足。当 φ=φ-1时,N会持续增加,需要给出一个上限,否则缓存会溢出,同时出现图像延时和丢帧。假设fsys=60MHz,φ在±1间的变动会导致发送频率 fsys×2/232≈0.0294 Hz的变化,这个频率跳变不会给接收系统的位环带来大的影响,实际上可以通过DDS产生 fout的倍数频率,通过分频得到 fout,这样可以得到更小的跳变频率。可以计算出大约每272.12 s(1×8/0.0294=272.12),由频率因子 φ的变化引起发送数据一个字节的变化,因此N的上限比下限多一个字节不会引起频率的频繁跳变,而且不会带来明显的传输延时。
4 测试分析
定义N的上下限差值为数据变化容量,图5是数据变化容量为5个字节时,系统在8 h内缓存模块剩余数据量N的变动情况。从图中可看出变化对N的影响。此系统在数据率为5.12Mbit/s、信号强度为-102dBm时,实测系统误码率为5×10-7,能满足大部分无线图像传输系统的要求。目前,采用该方案的图像传输系统设备已成功运用在某型浮空器和两种无人直升机系统上,已完成试飞。
图5 剩余数据量N变化过程Fig 5 The change process of the remained data quantity N
上面讨论的系统由无线传输系统提供读时钟fin给图像处理系统,设计时可以很方便地计算出 φ-1和 φ+1,但是在很多系统中fin由图像处理系统提供,大部分情况下图像处理系统和无线传输系统的时钟系统是不相关的,此种情况下需要一种自校正系统来捕获φ-1和φ+1。图6给出了一种捕获方法的流程图。
图6 自校正捕获过程Fig.6 The process of self-revising and capturing
自校正捕获过程首先完成初值设置和系统初始化,当系统检测到缓存中剩余数据量N变大时,设置up-flag为true,并修改 φ为φ+1;相反,当系统检测到缓存中剩余数据量N变小时,设置down-flag为true,并修改 φ为φ-1。当系统检测到N的变化状态发生突变时,系统完成捕获,并由当前的 φ计算出φ-1和 φ+1。
5 结束语
中、高速无线通信系统中一般采用FPGA处理编译码,此时会碰到码速率的转换问题,由于FPGA数字系统的离散特性,精确的匹配时钟很难办到。当源数据中允许插入无效数据时,不需要进行速率匹配;当源数据为连续数据流,且不允许中断和插入无效数据时,就需要进行速率匹配。本文针对CCSDS标准下的RS+卷积级联编码传输体制,分析了其速率匹配问题,提出了相应的解决方法。实践证明,该方法可以有效地解决用FPGA实现RS+卷积级联编码的速率匹配问题,是一种可行的系统方案。
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