基于FPGA的数字信号发生器的设计与实现

袁 辉

（陕西工业职业技术学院 信息工程学院，陕西 咸阳712000）

雷达信号源的设计在雷达测试中非常重要。本文设计的雷达信号源要求实现3个功能：

(1)系统能产生多种波形的信号，包括线性调频信号和非线性调频信号等[1]，并且信号的指标都能够达到要求。

(2)能模拟雷达回波，能够对信号进行延时，使信号在距离波门内，满足信号处理机的要求[2]，并且能够在信号中加入多普勒频移，使信号处理机可以测试测速模块的性能。要求该信号源能有效地验证脉冲压缩及信号处理单元的工作性能，评估系统的分辨力[3-4]。

(3)与外部通信：该信号源与整个雷达系统是相参的，使用同一个时钟，保证该模块与整个系统同步工作。该模块受外部控制，从RS422接口接收从定时模板发送过来的差分信号。当接收到触发信号时，开始产生信号；当接收脉冲选择信号时，进行模式转换，能产生8种模式的信号。

DDS在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等方面都远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。

1 系统方案概述

根据雷达信号源系统设计的要求，其总体框图如图1所示。系统主要由FPGA时序控制、AD9854频率合成、波形存储三部分组成。本文重点阐述FPGA设计以及AD9854硬件设计两部分。

系统的主体部分由高速数字逻辑时序控制模块(FPGA)和DDS芯片AD9854构成，此外，还包含有放大模块、滤波模块、存储模块、时钟模块、电源模块。该部分通过FPGA对整个电路的数字部分进行时序控制，包括给AD9854发送数据、地址、时钟以及控制信号。DDS芯片AD9854产生所需要的信号。存储部分采用Flash和SRAM，Flash用于存储波形文件，而SRAM用于在开机时暂存数据文件[5]。

通过控制面板发送触发信号和模式选择信号对系统信号的产生进行控制。当FPGA接收到触发信号时才开始工作，并且给AD9854发送数据以产生信号。模式选择信号是三位二进制数，可以产生8种状态。控制面板和FPGA通过RS422电平相连，通过差分数据线传输数据。

PC机应用软件完成所需各种软件波形数据的计算，包括起始频率FTW、频率分辨率DFW、时间分辨率RRC等数据，然后将所得的数据转化成.dat格式。PC机通过串口与系统主板进行数据通信。

2 AD9854模块

2.1 AD9854芯片

数字频率合成(DDS)芯片AD9854是用于高端DDS技术的一款芯片，该芯片带有两个高速、高性能的正交D/A转换器，可以同时输出I/Q两路正交信号[6-7]。当参考时钟源有很高精度时，AD9854能够产生高稳定度的频率、相位、幅度均可编程的正弦和余弦曲线，被广泛应用于通信、雷达、仪器等应用领域。AD9854的高速DDS内核能够提供48 bit的相位和频率累加器(在300 MHz的系统时钟下，可达1 μHz的频率分辨率)；其17 bit的相位-幅度映射位数能够确保该芯片优良的无杂散动态范围(SFDR)性能。

2.2 AD9854芯片工作模式

AD9854具有5种可编程操作模式，通过改变控制寄存器（并行寻址方式下的地址为1FH）的控制位就可以选择相应的模式。根据本方案，主要对单频(Single-Tone)模式和调频(Chirp)模式进行探讨。

2.2.1 单频模式

系统上电或者硬件复位时，AD9854自动进入该默认模式，此时芯片输出的信号是直流信号。当对频率控制字进行设定后，即可输出单频信号。

2.2.2 调频模式

该模式即为常见的脉冲调频模式。AD9854同时支持线性和非线性两种调频模式。雷达信号源既要求产生线性调频信号，也要求产生非线性调频信号，AD9854完全能满足设计要求。脉冲调频信号的时宽主要由update clock决定。当第一个update clock信号到来时，AD9854把I/O缓存中的 FTW、DFW、RRC以及其他控制字都送到可编程寄存器中后，AD9854开始工作。当脉冲调频信号结束时，通过FPGA再发送一个update clock信号，然后把I/O缓存中的清零数据送入可编程寄存器中。

3 系统硬件实现

3.1 电源和时钟设计

在本系统中，采用线性电源LT1764进行电平转换，把5 V转成3.3 V和1.5 V，为FPGA和AD9854等芯片提供电源。滤波电容分为旁路电容和去耦电容。旁路电容把前级携带的高频杂波滤去，还可以有效地旁路地和电源上的地弹噪声。旁路电容一般容值都比较小，根据谐振频率一般是 0.1 μF和 0.01 μF。去耦电容也称退耦电容，是把输出信号的干扰作为滤除的对象，一般比较大，取值为 47 μF 和 10 μF。

3.2 存储模块设计

在本系统中，采用Flash和SRAM作为存储器。Flash主要存储波形文件，掉电时数据也不会丢失。而SRAM用作高速数据的缓存，掉电后数据会丢失[9]。首先FPGA从Flash中读取波形文件，然后再存储到SRAM中，需要这些波形数据时，再从SRAM中读取。这样的设计是因为Flash的读写速度比较慢，而SRAM的读写速度比较快。

3.3 放大及滤波电路设计

为了提高DDS信号产生系统的带负载能力，同时实现AD9854芯片内嵌数模转换器输出的电流转换，需要在其后加入运算放大器。该运算放大器性能的好坏将决定信号的输出质量及系统的带负载能力。根据频率源的设计要求，本方案中的放大器模块应满足以下要求：放大器的增益可调、放大器的带宽应大于120 MHz、输出带载能力强、信号输出质量较好。综合以上要求，本设计选择ADI公司的宽带运算放大器AD8014作为放大器模块的核心器件。

在本方案中，放大电路采用串联电压负反馈—反相比例放大电路，如图2所示。采用串联电压负反馈将使放大器的输入阻抗增大，输出阻抗减小，提高了电路输出信号带负载的能力。在电路中，反馈电阻R16采用可调电阻，使电路的增益可调；同时在放大器的正、负电源输入端加电容去耦滤波电路，以减小电源纹波对放大器的影响。

4 FPGA实现

4.1 FPGA设计

FPGA用于建立与 DDS芯片(AD9854)、Flash(E28-F128J3A)以及 SRAM(IS61LV10248)之间的联系，主要功能：(1)发送DDS控制字并控制 DDS芯片的时序；(2)控制存储芯片的时序，并发送或读取所要存储的波形数据。FPGA内部采用原理图和Verilog HDL相结合的方式进行软件设计。下面重点介绍DDS控制部分的实现。

4.2 DDS控制模块

DDS控制模块负责读取片内双口RAM中的DDS控制字，并将AD9854的时序写入 DDS芯片，控制DDS的工作。控制AD9854的流程如下：

(1)对AD9854进行复位，FPGA发送高电平给AD9854第71管脚，高电平持续时间长度要超过20个周期的AD9854采样时钟。复位信号使AD9854的所有寄存器恢复到默认状态。需要注意的是，复位信号的长度必须满足一定的要求，否则在实际操作中可能会出现错误。

(2)当FPGA接收到外部发送的触发信号以后，DDS控制模块就开始工作。首先从双口RAM中读取波形数据，包括起始频率（FTW）、增量频率字（DFW）、斜率时钟（RRC）以及控制信号。DDS控制模块给双口RAM送读使能和读地址信号，然后把双口RAM中的数据读到数据选择模块中，产生模式选择信号。

(3)DDS控制模块通过模式选择信号给AD9854传送数据。这时，FPGA给AD9854传送的数据都保存在I/O缓存区内；接着，FPGA就给AD9854传送 update clock信号。这样，I/O缓存区内的数据就送入AD9854的寄存器中，AD9854即开始产生信号；最后，给AD9854的控制寄存器地址为1F的第7位送高电平，这样就把信号清零，从而产生了脉冲信号。

5 系统测试

图3是时域测试结果。图4是频域测试结果。通过分析测试结果可见，该雷达信号产生器系统可产生多种不同时宽、带宽和脉冲重复频率的 LFM、NLFM、脉冲信号，能够满足工程应用的需要。

通过对雷达信号源的工程实现进行研究，利用ADI公司的DDS芯片以及FPGA实现了多模式多波形的雷达信号源。通过优化硬件设计，改进系统结构，优化了系统的性能，并给出系统的实际测试结果。为DDS实现雷达信号源提供了设计参考。

[1]姒强.一种基于中频采样的雷达数字波形产生方法研究[D].成都：电子科技大学，2004.

[2]苏杨.大时宽带宽积信号的波形选择研究[J].武汉理工大学学报，2004，26(3)：15-17.

[3]陈仁元.用于雷达波形设计的NLFM脉冲波形优化设计方法[J].现代电子，2001(1)：31-37.

[4]常文革，祝明波，梁甸农.宽带线性调频信号产生技术研究[J].信号处理，2002，18(2)：113-117.

[5]蔡英杰，向敬成.宽带 LFM/NLFM信号及其产生[J].系统工程与电子技术，1999，21(1)：36-44.

[6]Altera Corporation.Cyclone device handbook.2005.

[7]Analog Devices Inc.CMOS 300 MSPS quadrature complete DDS AD9854 datasheet.2004.

[8]苏涛，何学辉，吕林夏.实时信号处理系统设计[M].西安：西安电子科技大学出版社，2006.

[9]MERRILL I.S.雷达手册（第二版）[M].王军等译.北京：电子工业出版社，2003.