一种低功耗容错运动估计硬件结构

王洪源 陈慕羿

摘 要:提出一种低功耗的运动估计硬件结构。该结构在并行GEA结构的基础上,对关键的绝对差和模块应用了差错复原机制,以对抗在工艺参数波动和(或)工作电压超比例缩小(VOS)时可能产生的逻辑级时序错误。这里采用一个亚采样电路ISR[CD*2]SSAD,将VOS技术和算法级容噪设计集成到绝对差和模块中,实现了该模块的差错检测和纠正,与原并行GEA结构相比,具有更低的功耗。计算结果表明,整个运动估计模块的功率可节省16%。

关键词:运动估计;并行GEA;算法级容噪技术;电压超比例缩小;低功耗

中图分类号:TN919.81

0 引 言

在视频编解码系统的硬件实现中,运动估计核约占编码器总计算复杂度的66%~94%。因此低功耗运动估计的实现具有非常重要的意义。在此,针对工艺参数波动和(或)工作电压超比例缩小(VOS)时可能产生的逻辑级时序错误,将VOS技术与差错复原机制相结合,并将算法级容噪(ANT)设计集成到并行GEA结构中,实现了绝对差和模块中的差错检测和纠正,降低了芯片的功耗。

1 ANT[CD*2]GEA结构

在GEA算法中,一个大小为N×N的块被划分为2琇×2琇个大小为(N/2琇)×(N/2琇)У淖涌椤５鼻翱楹退阉骺槭据分别记为C和S。CS是当前块中一个子块中所有像素的和,SS是一个候选块中一个子块内所有像素的和。亚采样SAD(SSAD)是CS和SS之间的绝对差之和。在计算完所有的SSAD(玬,n)值之后,可以找到具有最小的玀个SSAD值的运动向量([WTHX]m[WTBX]璱,[WTHX]n[WTBX]璱),将第M个小的SSAD值记为SSAD玀。最后,计算这┆玀个搜索位置对应的SAD,以找出最终的运动向量。这里取獿=2,M=7。

为了并行计算候选块的SSAD,将它们分为玃个组。将玬%玃

值相等的选块划分为一组,对于每组分别找出具有最小SSAD值的獽个最可能的运动向量,当估计完所有SSAD值之后,进一步计算獽×P个搜索位置的SAD值,以得到最终的运动向量。下面将以㎞=16,L=2,P=8,K=3为例,介绍本文所提出的〢NT[CD*2]狦EA 结构。

集成脉动模块由24个脉动列PE和额外的加法器组成,脉动列PE中每个周期的输入为一个4×1像素之和,同时产生4个4×4块和。图1所示的SSAD树用于计算SSAD/SAD值。其中,每个A/D单元计算两个8 b样本的绝对差。当SSAD树用于生成SSAD值时,其输入为当前块的16个子块和与一个候选块的16个子块和。当SSAD树用于计算SAD值时,输入为当前块数据与候选块数据行,其输出送至一个16 b的累加器,对于每个候选块,计算SAD需要16个周期。将该SSAD树的输出记为SSAD璦(SAD璦)。オ

在实际应用中,这两个假设都是容易满足的。首先,由于MSSAD计算过程中的LSB特性,时序违反引起的差错将发生在高位比特MSBs。因此,当MSSAD块产生错误时,错误幅度较大,它满足上述第一个条件。其次,与MSSAD块相比,ISR[CD*2]SSAD块的输入数目减少为其1/玬,时钟频率更低,计算量更小,功耗更低。因此,采用最坏情况设计,该块可以实现无差错计算,它满足第二个条件。

图3是ANT[CD*2]GEA系统的PE阵列中一个PE单元的结构。其中,ANT[CD*2]SSAD模块与比较器树串行连接,比较器(CMP)树的功能是在一组候选块中找到最小的獽个SSAD值,或在獽×P个块中找出最小SAD值。

2 功耗分析

下面分别计算原MSSAD模块与所提出的ANT[CD*2]SSAD模块的功耗,并将结果进行对比。假设MSSAD的常规设计中所采用的工作电压为玍ヾd[CD*2]crit,当电压低于该值时,将引起时序违反。此时,总功率消耗为:

得到的计算结果表明,该模块的功率节省可以达到45%。在实际中,SSAD/SAD模块的功耗约占并行GEA系统功耗的35%,因此与原并行GEA结构相比,这里所提出的ANT[CD*2]GEA结构的总功耗可节省达16%。

3 结 语

随着集成电路工艺尺寸的不断缩小,工艺变化和电学效应等非理想因素对芯片的影响越来越严重。这里将VOS技术与差错复原机制相结合,以并行GEA结构为基础,在关键的SSAD/SAD模块中集成了算法级容错电路,从而给出了一种低功耗的运动估计容错硬件[LL]结构 ANT[CD*2]GEA。 计算结果表明,在典型情况下,总功耗可节省16%。

参 考 文 献

[1]Shanbhag N R.Reliable and Energy[CD*2]efficient Digital Signal Processing[A].DAC 2002[C].New Orleans,2002:830[CD*2]835.

[2]Varatkar G V,Shanbhag N R.Error[CD*2]Resilient Motion Estimation Architecture[J].IEEE Trans.on VLSI Systems,2008,16(10):1 399[CD*2]1 412.

[3]赖晓玲,桑红石,郑兆青,等.H.264分像素插值滤波方法及其VLSI实现[J].微电子学与计算机,2007,24(7):187[CD*2]189.

[4]Huang Y W,Chien S Y,Hsieh B Y,玡t al.Global Elimination Algorithm and Architecture Design for Fast Block Matching Motion Estimation[J].IEEE Trans.on Circuits and Syst.Video Technol.,2004,14(6):898[CD*2]907.

[5]Huang Y W,Chen C Y,Tsai C H,玡t al.Survey on Block Matching Motion Estimation Algorithms and Architectures with New Results[J].Journal of VLSI Signal Processing Systems for Signal,Image and Video Technology,2006,42(3):297[CD*2]320.

[6]Jong[CD*2]Nam Kim,Sung[CD*2]Cheal Byun,Yong[CD*2]Hoon Kim,┆玡t al.狥ast Full Search Motion Estimation Algorithm Using Early Detection of Impossible Candidate Vectors[J].IEEE Trans.on Signal Processing,2002,9(50):2 355 [CD*2] 2 365.

[7]Chou[CD*2]Chen Wang,Chia[CD*2]Jung Lo,Cheng[CD*2]Wei Yu.Efficient Motion Estimation using Sorting[CD*2]Based Partial Distortion Search[A].2006 IEEE International Conference on Multimedia and Expo.[C].2006,7:153 [CD*2] 156.

[8]Wing Cheong Chan,Oscar C A,Ming Fai Fu.Improved Global Motion Estimation using Prediction and Early Termination[A].International Conference on Image Processing[C].2002(2):285 [CD*2] 288.

[JP2][9]Namuduri K R.Motion Estimation using Spatio[CD*2]temporal Contextual Information[J].IEEE Trans.on Circuits and Systems for Video Technology,2004,8(14):1 111[CD*2] 1 115.[JP]

[10]Hsia S C.VLSI Implementation for Low[CD*2]complexity Full Search Motion Estimation[J].IEEE Trans.on Circuits Syst.Video Technol.,2002,7(12):613[CD*2]619.

[11]陈红,齐华,张健.基于遗传块匹配算法的高效运动估计技术研究[J].现代电子技术,2008,31(10):121[CD*2]123.

[12]卢佩,张正炳,刘效勇.运动估计中对不规则块匹配算法的理论研究[J].现代电子技术,2004,27(21):1[CD*2]3.